公开(公告)号：DE102013210640A1

公开(公告)日：2013-12-19

申请号：DE102013210640

申请日：2013-06-07

Applicant: IBM

Inventor： ALEXANDER GREGORY W ,  BARRICK BRIAN D ,  BUSABA FADI Y ,  GIAMEI BRUCE C ,  MALLEY EDWARD T ,  SHUM CHUNG-LUNG K

IPC: G06F9/34

Abstract: Ein Verfahren zum Ändern eines einer logischen Adresse in einer Computereinheit zugehörigen Wertes. Das Verfahren beinhaltet: Empfangen einer Anweisung durch einen Anweisungsdecodierer, wobei die Anweisung ein als ein logischer Wert ausgedrücktes Zielregister enthält; Feststellen durch einen Anweisungsdecodierer, dass ein Ergebnis der Anweisung das Zielregister auf einen konstanten Wert setzen soll, wobei sich das Zielregister in einem physischen Registerspeicher befindet, der einer Ausführungseinheit zugehörig ist; und in einem Registerzuordner Zuordnen der logischen Adresse zu einem durch eine spezielle Registerkennung wiedergegebenen Speicherort.

公开(公告)号：DE102012206019A1

公开(公告)日：2012-10-18

申请号：DE102012206019

申请日：2012-04-12

Applicant: IBM

Inventor： ALEXANDER GREGORY W ,  BARRICK BRIAN D ,  WARD JOHN W

IPC: G06F9/34 ,  G06F9/38

Abstract: Eine Zuordnungseinheit eines OOO-(out-of-order)Prozessors weist als Reaktion auf das Ausführen einer Anweisung durch die Zuordnungseinheit, die einem bestimmten physischen Register mindestens ein logisches Register zuordnet, einen gegenwärtig in einem Bestand an freien Zählern befindlichen bestimmten Zähler zu, um eine Anzahl von Zuordnungen logischer Register zu dem bestimmten physischen Register aus mehreren physischen Registern zu zählen. Die Anzahl der Zähler ist kleiner als die Anzahl der physischen Register. Die Zuordnungseinheit gibt den bestimmten Zähler als Reaktion darauf, dass die gezählte Anzahl von Zuordnungen logischer Register zu dem bestimmten physischen Register auf einen Wert unterhalb eines Mindestwertes vermindert wurde, an den Bestand an freien Zählern zurück.

公开(公告)号：DE112018001206T5

公开(公告)日：2019-12-05

申请号：DE112018001206

申请日：2018-02-27

Applicant: IBM

Inventor： ALEXANDER GREGORY WILLIAM ,  SONG SOMIN ,  BARRICK BRIAN D ,  SAPORITO ANTHONY ,  JACOBI CHRISTIAN ,  TSAI AARON ,  FOX THOMAS WINTERS

IPC: G06F12/12

Abstract: Ein Prozessor mit simultanem Multithreading (SMT), der über eine gemeinsam genutzte Zuteilungs-Pipeline verfügt, beinhaltet eine erste Schaltung, die einen Cachefehler-Thread erkennt. Eine zweite Schaltung ermittelt eine erste Cache-Hierarchieebene, auf welcher der erkannte Cachefehler aufgetreten ist. Eine dritte Schaltung ermittelt eine NTC-Gruppe (Next To Complete, als Nächstes abzuschließen) in dem Thread und eine Mehrzahl von zusätzlichen Gruppen (X) in dem Thread. Die zusätzlichen Gruppen (X) werden auf Grundlage des erkannten Cachefehlers dynamisch konfiguriert. Eine vierte Schaltung ermittelt, ob etwaige Gruppen in dem Thread jünger als die ermittelte NTC-Gruppe und die Mehrzahl von zusätzlichen Gruppen (X) sind, und löscht alle ermittelten jüngeren Gruppen aus dem Cachefehler-Thread.