公开(公告)号：JP2004326785A

公开(公告)日：2004-11-18

申请号：JP2004124865

申请日：2004-04-20

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： ALEXANDER GREGORY WILLIAM ,  FROMMER SCOTT BRUCE ,  LEVITAN DAVID STEPHEN ,  BARARAMU SHINHAROI

IPC: G06F12/08 ,  G06F9/318 ,  G06F9/38 ,  G06F9/46 ,  G06F15/16

CPC classification number: G06F9/3806 ,  G06F9/30189 ,  G06F9/3844 ,  G06F9/3851

Abstract: PROBLEM TO BE SOLVED: To provide branch prediction logic enhanced to provide a monitoring function for specified conditions which indicate that the use of separate branch history table and count cache would provide better results for branch prediction.
SOLUTION: The branch prediction logic responds to the occurrence of the monitored condition by logically splitting the branch history table and the count cache so that a half of an address space is allocated to a first thread and the second half is allocated to the second thread. Prediction-generated addresses belonging to the first thread are directed to the half of the array that is allocated to the thread, and a prediction-generated addresses belonging to the second thread are directed to the next half of the array to be allocated to the second thread. In order to split the array, the most significant bit in the array is utilized to uniquely identify addresses of the first and second threads.
COPYRIGHT: (C)2005,JPO&NCIPI

公开(公告)号：DE112018001206T5

公开(公告)日：2019-12-05

申请号：DE112018001206

申请日：2018-02-27

Applicant: IBM

Inventor： ALEXANDER GREGORY WILLIAM ,  SONG SOMIN ,  BARRICK BRIAN D ,  SAPORITO ANTHONY ,  JACOBI CHRISTIAN ,  TSAI AARON ,  FOX THOMAS WINTERS

IPC: G06F12/12

Abstract: Ein Prozessor mit simultanem Multithreading (SMT), der über eine gemeinsam genutzte Zuteilungs-Pipeline verfügt, beinhaltet eine erste Schaltung, die einen Cachefehler-Thread erkennt. Eine zweite Schaltung ermittelt eine erste Cache-Hierarchieebene, auf welcher der erkannte Cachefehler aufgetreten ist. Eine dritte Schaltung ermittelt eine NTC-Gruppe (Next To Complete, als Nächstes abzuschließen) in dem Thread und eine Mehrzahl von zusätzlichen Gruppen (X) in dem Thread. Die zusätzlichen Gruppen (X) werden auf Grundlage des erkannten Cachefehlers dynamisch konfiguriert. Eine vierte Schaltung ermittelt, ob etwaige Gruppen in dem Thread jünger als die ermittelte NTC-Gruppe und die Mehrzahl von zusätzlichen Gruppen (X) sind, und löscht alle ermittelten jüngeren Gruppen aus dem Cachefehler-Thread.

公开(公告)号：GB2486155A

公开(公告)日：2012-06-06

申请号：GB201206367

申请日：2010-12-13

Applicant: IBM

Inventor： JACOBI CHRISTIAN ,  THOMPTO BRIAN WILLIAM ,  ALEXANDER GREGORY WILLIAM ,  ALEXANDER KHARY JASON ,  CURRAN BRIAN WILLIAM ,  MITCHELL JAMES RUSSELL ,  HSIEH JONATHAN TING ,  PRASKY BRIAN ROBERT

IPC: G06F9/38

Abstract: A method and information processing system manage load and store operations executed out-of-order. At least one of a load instruction and a store instruction is executed. A determination is made that an operand store compare hazard has been encountered. An entry within an operand store compare hazard prediction table is created based on the determination. The entry includes at least an instruction address of the instruction that has been executed and a hazard indicating flag associated with the instruction. The hazard indicating flag indicates that the instruction has encountered the operand store compare hazard. When a load instruction is associated with the hazard indicating flag the load instruction becomes dependent upon all store instructions associated with a substantially similar flag.

公开(公告)号：GB2490033A

公开(公告)日：2012-10-17

申请号：GB201206448

申请日：2012-04-12

Applicant: IBM

Inventor： BARRICK BRIAN DAVID ,  ALEXANDER GREGORY WILLIAM ,  WARD III JOHN WESLEY

IPC: G06F9/30 ,  G06F9/38

Abstract: A mapper unit 122 of an out-of-order processor 100 assigns a particular counter currently in a counter free pool 116 to count a number of mappings of logical registers to a particular physical register from among multiple physical registers, responsive to an execution of an instruction by the mapper unit mapping at least one logical register to the particular physical register. The number of counters is less than the number of physical registers. The mapper unit, responsive to the counted number of mappings of logical registers to the particular physical register decremented to less than a minimum value, returns the particular counter to the counter free pool.

公开(公告)号：GB2490033B

公开(公告)日：2013-04-24

申请号：GB201206448

申请日：2012-04-12

Applicant: IBM

Inventor： BARRICK BRIAN DAVID ,  ALEXANDER GREGORY WILLIAM ,  WARD JOHN WESLEY III

IPC: G06F9/30 ,  G06F9/38

公开(公告)号：DE112010004322T5

公开(公告)日：2012-08-23

申请号：DE112010004322

申请日：2010-12-13

Applicant: IBM

Inventor： THOMPTO BRIAN WILLIAM ,  JACOBI CHRISTIAN ,  ALEXANDER GREGORY WILLIAM ,  ALEXANDER KHARY JASON ,  CURRAN BRIAN WILLIAM ,  MITCHELL JAMES RUSSELL ,  HSIEH JONATHAN TING ,  PRASKY BRIAN ROBERT

IPC: G06F9/38

Abstract: Ein Verfahren und ein Informationsverarbeitungssystem verwalten Lade- und Speichervorgangsoperationen, die in abweichender Reihenfolge ausgeführt werden. Es wird mindestens eine der folgenden Anweisungen ausgeführt: eine Ladevorgangsanweisung und eine Speichervorgangsanweisung. Es erfolgt eine Feststellung, dass eine Operand-Speichervorgang-Vergleich-Gefahr aufgetreten ist. Auf der Grundlage der Feststellung wird ein Eintrag in einer Tabelle zur Vorhersage von Operand-Speichervorgang-Vergleich-Gefahren erstellt. Der Eintrag umfasst mindestens eine Anweisungsadresse der Anweisung, die ausgeführt wurde, und ein Gefahrenanzeigeattribut, das der Anweisung zugeordnet ist. Das Gefahrenanzeigeattribut zeigt an, dass die Anweisung auf die Operand-Speichervorgang-Vergleich-Gefahr gestoßen ist. Wenn eine Ladevorgangsanweisung des Gefahrenanzeigeattributes zugeordnet ist, wird die Ladevorgangsanweisung von allen Speichervorgangsanweisungen abhängig, die einem im Wesentlichen gleichen Attribut zugeordnet sind.