公开(公告)号：JP2010267964A

公开(公告)日：2010-11-25

申请号：JP2010109553

申请日：2010-05-11

Applicant: Internatl Business Mach Corp ,  インターナショナル・ビジネス・マシーンズ・コーポレーションInternational Business Maschines Corporation

Inventor： YUAN JUN ,  YIN HAIZHOU ,  LIANG YUE ,  YU XIAOJUN ,  FANG SUNFEI ,  CHIDAMBARRAO DURESETI

IPC: H01L29/78 ,  H01L21/336 ,  H01L21/8238 ,  H01L27/092 ,  H01L29/423 ,  H01L29/49 ,  H01L29/786

CPC classification number: H01L29/4983 ,  H01L21/28114 ,  H01L21/28132 ,  H01L29/42368 ,  H01L29/42376 ,  H01L29/513 ,  H01L29/6659 ,  H01L29/7835 ,  Y10S257/90

Abstract: PROBLEM TO BE SOLVED: To provide an asymmetric semiconductor device, and to provide a method using a spacer scheme in manufacturing the same. SOLUTION: A semiconductor structure is provided that includes an asymmetric gate stack located on a surface of high-k gate dielectric. The asymmetric gate stack includes a first portion and a second portion, wherein the first portion has a different threshold voltage than the second portion. The first portion of the asymmetric gate stack includes, from bottom to top, a threshold voltage adjusting material and at least a first conductive spacer, while the second portion of the asymmetric gate stack includes at least a second conductive spacer over the gate dielectric. In some embodiments, the second conductive spacer is in direct contact with the underlying high-k gate dielectric, while, in other embodiments, the first and second conductive spacers are in direct contact with the threshold voltage adjusting material. COPYRIGHT: (C)2011,JPO&INPIT

Abstract translation: 要解决的问题：提供一种非对称半导体器件，并提供一种使用间隔方案制造该方法的方法。 解决方案：提供了一种半导体结构，其包括位于高k栅极电介质的表面上的不对称栅极堆叠。 非对称栅极堆叠包括第一部分和第二部分，其中第一部分具有与第二部分不同的阈值电压。 不对称栅极堆叠的第一部分包括从底部到顶部的阈值电压调节材料和至少第一导电间隔物，而非对称栅极堆叠的第二部分包括在栅极电介质上的至少第二导电间隔物。 在一些实施例中，第二导电间隔物与下面的高k栅极电介质直接接触，而在其它实施例中，第一和第二导电间隔物与阈值电压调节材料直接接触。 版权所有（C）2011，JPO＆INPIT

公开(公告)号：GB2508745B

公开(公告)日：2015-10-07

申请号：GB201402956

申请日：2012-03-06

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L21/8238 ,  H01L29/165 ,  H01L29/49 ,  H01L29/66 ,  H01L29/78

公开(公告)号：DE112012003020B4

公开(公告)日：2020-12-24

申请号：DE112012003020

申请日：2012-03-06

Applicant: IBM

Inventor： YUAN JUN ,  GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON

IPC: H01L21/336 ,  H01L21/8238 ,  H01L27/092

Abstract: Verfahren zum Ausbilden einer Halbleiterstruktur, das aufweist:Ausbilden eines Gate-Hohlraums (25A, 25B), der seitlich von einer dielektrischen Planarisierungsschicht (60) umgeben ist, auf einem Halbleitersubstrat (8), wobei eine obere Fläche des Halbleitersubstrats (8) an einem Boden des Gate-Hohlraums (60) freigelegt ist;Ausbilden einer Gate-Dielektrikumschicht (31A, 31B) in dem Gate-Hohlraum (60);Ausbilden zumindest eines planaren Austrittsarbeits-Materialabschnitts, der eine oberste Fläche aufweist, die gegenüber einer obersten Fläche der dielektrischen Planarisierungsschicht (60) auf der Gate-Dielektrikumschicht (32L, 31A, 31B) in dem Gate-Hohlraum (60) vertieft ist;wobei jeder des zumindest einen planaren Austrittsarbeits-Materialabschnittes (34, 36A; 36B) durch anisotrope Abscheidung der Austrittsarbeits-Materialschicht (34L, 36L) ausgebildet ist,wobei die vertikalen Abschnitte der Austrittsarbeits-Materialschicht eine Dicke aufweisen, die zumindest das Dreifache einer Dicke der vertikalen Abschnitte der Austrittsarbeits-Materialschicht beträgt,wobei die vertikalen Abschnitte der Austrittsarbeits-Materialschicht und obere Abschnitte von horizontalen Abschnitten der Austrittsarbeits-Materialschicht durch eine isotrope Ätzung entfernt werden,undFüllen des Gate-Hohlraums (60) mit einer Metallschicht (38L, 40L), die mit dem zumindest einen planaren Austrittsarbeits-Materialabschnitt (34, 36A; 36B) in Kontakt steht.

公开(公告)号：DE102012218580B4

公开(公告)日：2015-01-22

申请号：DE102012218580

申请日：2012-10-11

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L21/8234 ,  H01L21/265 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/088 ,  H01L27/092 ,  H01L27/12 ,  H01L29/51 ,  H01L29/786

Abstract: Verfahren zum Fertigen eines Transistors, aufweisend: Bereitstellen eines Wafers, der eine Halbleiterschicht (14) aufweist, die eine Isolatorschicht (18) aufweist, die auf der Halbleiterschicht (14) angeordnet ist, wobei in der Isolatorschicht (14) Öffnungen (18a) ausgebildet sind, um eine Oberfläche der Halbleiterschicht (14) freizulegen, wobei jede Öffnung (18a) über einer Position in der Halbleiterschicht (14) gebildet ist, an der ein Transistorkanal (15) in der Halbleiterschicht (14) entsteht, der unter einem Gate-Stapel (20, 22) angeordnet ist; Abscheiden zumindest einer Schicht (20, 22), um die freigelegte Oberfläche der Halbleiterschicht (14) zu bedecken; und Implantieren von Kohlenstoff durch die zumindest eine Schicht (20, 22), um in einem oberen Abschnitt der Halbleiterschicht (14) einen mit Kohlenstoff implantierten Bereich (15) auszubilden, der eine Konzentration von Kohlenstoff aufweist, die ausgewählt worden ist, um einen Spannungsschwellenwert des Transistors festzulegen, wobei die Isolatorschicht (18) eine Middle-of-Line-Isolatorschicht ist, wobei die zumindest eine Schicht (20, 22) auch auf Seitenwänden der Öffnung (18a) der Middle-of-Line-Isolatorschicht gebildet ist, und wobei die zumindest eine Schicht (20, 22) aus einer Gate-Isolatorschicht und einer Gate-Metallschicht (22), die über der Gate-Isolatorschicht (20) liegt, besteht.

公开(公告)号：GB2495574A

公开(公告)日：2013-04-17

申请号：GB201212471

申请日：2012-07-13

Applicant: IBM

Inventor： GUO DECHAO ,  WONG KEITH KWONG HON ,  HAN SHU-JEN ,  YUAN JUN

IPC: H01L29/10 ,  H01L21/265 ,  H01L21/8238

Abstract: A method of transistor fabrication includes providing a substrate 10 that has a semiconductor layer 14 having an insulator layer 18 disposed thereon. The insulator layer has openings therein to expose a surface of the semiconductor layer, each opening corresponding to a location of what will become a transistor channel region in the semiconductor layer disposed beneath a gate stack. The method further includes depositing a high dielectric constant gate insulator layer 20 to cover the exposed surface of the semiconductor layer and sidewalls of the insulator layer, depositing a gate metal layer 22 overlying the gate insulator layer and implanting carbon into the channel region through the gate metal layer and the gate insulator layer to form, in an upper portion of the semiconductor layer, a carbon implanted region 15 having a concentration of carbon selected to establish a voltage threshold of the transistor. Alternatively, carbon implantation may be made through a screen oxide layer (30, figure 2).

公开(公告)号：DE112012001732B4

公开(公告)日：2016-01-07

申请号：DE112012001732

申请日：2012-05-18

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L21/336 ,  H01L21/28 ,  H01L27/108 ,  H01L29/78 ,  H01L51/05

Abstract: Verfahren zur Fertigung von Feldeffekttransistoren, das aufweist: Ausbilden einer vergrabenen Gate-Elektrode in einem dielektrischen Substrat; Strukturieren eines Stapels, der eine Schicht mit hoher Dielektrizitätskonstante, eine Schicht auf der Grundlage von Kohlenstoff und eine Schutzschicht über der vergrabenen Gate-Elektrode aufweist; Öffnen einer dielektrischen Isolationsschicht, die über dem Stapel ausgebildet wird, um Vertiefungen in Bereichen angrenzend an den Stapel zu definieren; Ätzen der Vertiefungen, um Hohlräume auszubilden und einen Abschnitt der Schicht mit hoher Dielektrizitätskonstante zu entfernen, um die Schicht auf der Grundlage von Kohlenstoff auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode freizulegen; und Abscheiden eines leitfähigen Materials in den Hohlräumen, um selbstausgerichtete Source- und Drain-Bereiche auszubilden.

公开(公告)号：GB2504434B

公开(公告)日：2015-07-22

申请号：GB201320100

申请日：2012-05-18

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L27/108 ,  H01L29/417 ,  H01L29/423 ,  H01L29/66 ,  H01L29/786 ,  H01L51/05

公开(公告)号：DE112012001732T5

公开(公告)日：2014-04-10

申请号：DE112012001732

申请日：2012-05-18

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L21/336 ,  H01L27/108

Abstract: Eine Einheit und ein Verfahren zur Fertigung von Einheiten beinhaltet ein Ausbilden (202) einer vergrabenen Gate-Elektrode in einem dielektrischen Substrat und ein Strukturieren (212) eines Stapels, der eine Schicht mit hoher Dielektrizitätskonstante, eine halbleitende Schicht auf der Grundlage von Kohlenstoff und eine Schutzschicht über der vergrabenen Gate-Elektrode aufweist. Eine dielektrische Isolationsschicht, die über dem Stapel ausgebildet wird, wird geöffnet (216), um Vertiefungen in Bereichen angrenzend an den Stapel zu definieren. Die Vertiefungen werden geätzt (218), um Hohlräume auszubilden und einen Abschnitt der Schicht mit hoher Dielektrizitätskonstante zu entfernen, um die halbleitende Schicht auf der Grundlage von Kohlenstoff auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode freizulegen. Ein leitfähiges Material wird in den Hohlräumen abgeschieden (224), um selbstausgerichtete Source- und Drain-Bereiche auszubilden.

公开(公告)号：DE102012218580A1

公开(公告)日：2013-04-18

申请号：DE102012218580

申请日：2012-10-11

Applicant: IBM

Inventor： YUAN JUN ,  GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON

IPC: H01L21/8234 ,  H01L21/265 ,  H01L21/8238 ,  H01L21/84 ,  H01L27/088 ,  H01L27/092 ,  H01L27/12 ,  H01L29/786

Abstract: Ein Verfahren beinhaltet ein Bereitstellen eines Wafers, der eine Halbleiterschicht aufweist, die eine Isolatorschicht aufweist, die auf der Halbleiterschicht angeordnet ist. In der Isolatorschicht werden Öffnungen ausgebildet, um eine Oberfläche der Halbleiterschicht freizulegen, wobei jede Öffnung einer Stelle entspricht, an der ein Transistorkanal in der Halbleiterschicht entsteht, der unter einem Gate-Stapel angeordnet ist. Das Verfahren beinhaltet des Weiteren ein Abscheiden einer Gate-Isolatorschicht mit hoher Dielektrizitätskonstante, um die freigelegte Oberfläche der Halbleiterschicht und Seitenwände der Isolatorschicht zu bedecken; Abscheiden einer Gate-Metallschicht, die über der Gate-Isolatorschicht mit hoher Dielektrizitätskonstante liegt; und Implantieren von Kohlenstoff durch die Gate-Metallschicht und die darunterliegende Gate-Isolatorschicht mit hoher Dielektrizitätskonstante, um in einem oberen Abschnitt der Halbleiterschicht einen mit Kohlenstoff implantierten Bereich auszubilden, der eine Konzentration von Kohlenstoff aufweist, die ausgewählt worden ist, um einen Spannungsschwellenwert des Transistors festzulegen.

公开(公告)号：GB2495574B

公开(公告)日：2015-11-25

申请号：GB201212471

申请日：2012-07-13

Applicant: IBM

Inventor： GUO DECHAO ,  WONG KEITH KWONG HON ,  HAN SHU-JEN ,  YUAN JUN

IPC: H01L29/10 ,  H01L21/265 ,  H01L21/8238

Abstract: A transistor includes a semiconductor body having a channel formed in the semiconductor body; a high dielectric constant gate insulator layer disposed over a surface of an upper portion of the channel; and a gate metal layer disposed over the high dielectric constant gate insulator layer. The channel contains Carbon implanted through the gate metal layer, the high dielectric constant gate insulator layer and the surface to form in the upper portion of the channel a Carbon-implanted region having a substantially uniform concentration of Carbon selected to establish a voltage threshold of the transistor.