公开(公告)号：EP2545586A4

公开(公告)日：2016-03-30

申请号：EP11753755

申请日：2011-02-04

Applicant: IBM

Inventor： GUO DECHAO ,  HEN SHU-JEN ,  LIN CHUNG-HSUN ,  SU NING

IPC: H01L27/06 ,  H01L29/16

CPC classification number: H01L27/0688 ,  H01L29/1606 ,  Y10S977/755

公开(公告)号：WO2011051015A3

公开(公告)日：2011-10-20

申请号：PCT/EP2010062579

申请日：2010-08-27

Applicant: IBM ,  IBM UK ,  WONG KEITH KWONG HON ,  GUO DECHAO ,  KWON UNOH ,  WANG YUN-YU ,  PARKS CHRISTOPHER CARR

Inventor： WONG KEITH KWONG HON ,  GUO DECHAO ,  KWON UNOH ,  WANG YUN-YU ,  PARKS CHRISTOPHER CARR

IPC: H01L21/28 ,  H01L21/336 ,  H01L29/49 ,  H01L29/51

CPC classification number: H01L29/511 ,  H01L21/28079 ,  H01L21/28088 ,  H01L29/401 ,  H01L29/4958 ,  H01L29/4966 ,  H01L29/51 ,  H01L29/517 ,  H01L29/665 ,  H01L29/66545

Abstract: A method of forming a p-type semiconductor device is provided, which in one embodiment employs an aluminum containing threshold voltage shift layer to produce a threshold voltage shift towards the valence band of the p-type semiconductor device. The method of forming the p-type semiconductor device may include forming a gate structure on a substrate, in which the gate structure includes a gate dielectric layer in contact with the substrate, an aluminum containing threshold voltage shift layer present on the gate dielectric layer, and a metal containing layer in contact with at least one of the aluminum containing threshold voltage shift layer and the gate dielectric layer. P-type source and drain regions may be formed in the substrate adjacent to the portion of the substrate on which the gate structure is present. A p-type semiconductor device provided by the above-described method is also provided.

Abstract translation: 提供了一种形成p型半导体器件的方法，其在一个实施例中采用含铝阈值电压偏移层来产生朝向p型半导体器件的价带的阈值电压偏移。 形成p型半导体器件的方法可以包括在衬底上形成栅极结构，其中栅极结构包括与衬底接触的栅极介电层，存在于栅极介电层上的含铝阈值电压偏移层， 以及与含铝阈值电压偏移层和栅极电介质层中的至少一个接触的含金属层。 P型源极和漏极区域可以形成在衬底的与其上存在栅极结构的部分相邻的衬底中。 还提供了由上述方法提供的p型半导体器件。

公开(公告)号：WO2013089944A3

公开(公告)日：2015-07-02

申请号：PCT/US2012063831

申请日：2012-11-07

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  KIEWRA EDWARD WILLIAM ,  SHIU KUEN-TING

IPC: H01L29/772

CPC classification number: H01L21/8258 ,  H01L21/823807 ,  H01L27/0605

Abstract: Techniques for employing different channel materials within the same CMOS circuit are provided. In one aspect, a method of fabricating a CMOS circuit includes the following steps. A wafer is provided having a first semiconductor layer on an insulator. STI is used to divide the first semiconductor layer into a first active region and a second active region. The first semiconductor layer is recessed in the first active region. A second semiconductor layer is epitaxially grown on the first semiconductor layer, wherein the second semiconductor layer comprises a material having at least one group III element and at least one group V element. An n-FET is formed in the first active region using the second semiconductor layer as a channel material for the n-FET. A p-FET is formed in the second active region using the first semiconductor layer as a channel material for the p-FET.

Abstract translation: 提供在同一CMOS电路内采用不同通道材料的技术。 一方面，制造CMOS电路的方法包括以下步骤。 提供了在绝缘体上具有第一半导体层的晶片。 STI用于将第一半导体层分成第一有源区和第二有源区。 第一半导体层凹入第一有源区。 第二半导体层在第一半导体层上外延生长，其中第二半导体层包括具有至少一个III族元素和至少一个V族元素的材料。 使用第二半导体层作为n-FET的沟道材料，在第一有源区中形成n-FET。 使用第一半导体层作为p-FET的沟道材料，在第二有源区中形成p-FET。

公开(公告)号：DE112012001732B4

公开(公告)日：2016-01-07

申请号：DE112012001732

申请日：2012-05-18

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  WONG KEITH KWONG HON ,  YUAN JUN

IPC: H01L21/336 ,  H01L21/28 ,  H01L27/108 ,  H01L29/78 ,  H01L51/05

Abstract: Verfahren zur Fertigung von Feldeffekttransistoren, das aufweist: Ausbilden einer vergrabenen Gate-Elektrode in einem dielektrischen Substrat; Strukturieren eines Stapels, der eine Schicht mit hoher Dielektrizitätskonstante, eine Schicht auf der Grundlage von Kohlenstoff und eine Schutzschicht über der vergrabenen Gate-Elektrode aufweist; Öffnen einer dielektrischen Isolationsschicht, die über dem Stapel ausgebildet wird, um Vertiefungen in Bereichen angrenzend an den Stapel zu definieren; Ätzen der Vertiefungen, um Hohlräume auszubilden und einen Abschnitt der Schicht mit hoher Dielektrizitätskonstante zu entfernen, um die Schicht auf der Grundlage von Kohlenstoff auf gegenüberliegenden Seiten der vergrabenen Gate-Elektrode freizulegen; und Abscheiden eines leitfähigen Materials in den Hohlräumen, um selbstausgerichtete Source- und Drain-Bereiche auszubilden.

公开(公告)号：GB2509262B

公开(公告)日：2015-08-05

申请号：GB201404141

申请日：2012-09-14

Applicant: IBM

Inventor： CARTIER EDUARD A ,  GREENE BRIAN J ,  GUO DECHAO ,  WANG GAN ,  WANG YANFENG ,  WONG KEITH H

IPC: H01L29/66

公开(公告)号：GB2497046B

公开(公告)日：2014-12-24

申请号：GB201304474

申请日：2011-08-18

Applicant: IBM

Inventor： WONG KEITH KWONG HON ,  GUO DECHAO

IPC: H01L21/8238 ,  H01L21/02 ,  H01L21/04 ,  H01L21/28 ,  H01L21/336 ,  H01L29/49

公开(公告)号：GB2511002A

公开(公告)日：2014-08-20

申请号：GB201408617

申请日：2012-11-07

Applicant: IBM

Inventor： GUO DECHAO ,  HAN SHU-JEN ,  KIEWRA EDWARD WILLIAM ,  SHIU KUEN-TING

IPC: H01L21/8238 ,  H01L27/06

Abstract: Techniques for employing different channel materials within the same CMOS circuit are provided. In one aspect, a method of fabricating a CMOS circuit includes the following steps. A wafer is provided having a first semiconductor layer on an insulator. STI is used to divide the first semiconductor layer into a first active region and a second active region. The first semiconductor layer is recessed in the first active region. A second semiconductor layer is epitaxially grown on the first semiconductor layer, wherein the second semiconductor layer comprises a material having at least one group III element and at least one group V element. An n-FET is formed in the first active region using the second semiconductor layer as a channel material for the n-FET. A p-FET is formed in the second active region using the first semiconductor layer as a channel material for the p-FET.

公开(公告)号：GB2509262A

公开(公告)日：2014-06-25

申请号：GB201404141

申请日：2012-09-14

Applicant: IBM

Inventor： CARTIER EDUARD A ,  GREENE BRIAN J ,  GUO DECHAO ,  WANG GAN ,  WANG YANFENG ,  WONG KEITH H

IPC: H01L29/66

Abstract: FinFET structures and methods of manufacturing the FinFET structures are disclosed. The method includes performing an oxygen anneal process on a gate stack of a FinFET structure to induce Vt shift. The oxygen anneal process is performed after sidewall pull down and post silicide. A structure comprises a plurality of fin structures patterned from a semiconductor film. The structure further comprises a gate stack wrapping around the plurality of fin structures. The gate stack includes a high-k dielectric material subjected to a lateral oxygen diffusion to induce Vt shift of the gate stack.

公开(公告)号：DE112011100421B4

公开(公告)日：2013-09-05

申请号：DE112011100421

申请日：2011-03-15

Applicant: IBM

Inventor： GUO DECHAO ,  HAENSCH WILFRIED E ,  WANG XINHUI ,  WONG KEITH KWONG HON

IPC: H01L21/336 ,  H01L21/283 ,  H01L29/78

Abstract: Verfahren zum Bilden eines Feldeffekttransistors, welches das Folgende umfasst: Bilden eines Gate-Stapels auf einem Substrat, wobei der Gate-Stapel eine dielektrische Schicht, welche auf dem Substrat angeordnet ist, eine Metallschicht, welche auf der dielektrischen Schicht angeordnet ist, eine Siliciumschicht, welche auf der dielektrischen Schicht angeordnet ist, und eine Hartmaskenschicht umfasst, welche auf der Siliciumschicht angeordnet ist; Bilden eines Abstandhalters auf dem Substrat in Nachbarschaft zu gegenüber liegenden Seiten des Gate-Stapels; Bilden einer Silicid-Source-Zone auf dem Substrat in Nachbarschaft zu dem Abstandhalter auf einer ersten Seite des Gate-Stapels; Bilden einer Silicid-Drain-Zone auf dem Substrat in Nachbarschaft zu dem Abstandhalter auf einer zweiten Seite des Gate-Stapels; epitaxiales Anwachsenlassen von Silicium auf der frei liegenden Silicid-Source-Zone und der frei liegenden Silicid-Drain-Zone; Bilden einer Deckschicht auf der Hartmaskenschicht des Gate-Stapels und den Abstandhaltern und auf dem epitaxial angewachsenen Silicium; Entfernen eines Teils der Deckschicht und des epitaxial angewachsenen Siliciums, bevor ein Teil der Deckschicht entfernt wird, um einen Teil der Hartmaskenschicht frei zu legen; Entfernen eines Teils der Deckschicht, um einen Teil der Hartmaskenschicht frei zu legen; Entfernen der frei liegenden Teile der Hartmaskenschicht, um die Siliciumschicht des Gate-Stapels frei zu legen; Entfernen frei liegenden Siliciums, um einen Teilder Metallschicht des Gate-Stapels, die Silicid-Source-Zone und die Silicid-Drain-Zone frei zu legen; und Aufbringen eines leitfähigen Materials auf die frei liegende Metallschicht des Gate-Stapels, die frei liegende Silicid-Source-Zone und die frei liegende Silicid-Drain-Zone.

公开(公告)号：DE112022005435B4

公开(公告)日：2025-02-27

申请号：DE112022005435

申请日：2022-11-28

Applicant: IBM

Inventor： ZHANG CHEN ,  XIE RUILONG ,  WANG JUNLI ,  GUO DECHAO

IPC: H10B10/00 ,  H10D30/60 ,  H10D84/85

Abstract: Halbleiterstruktur aufweisend:eine untere Einheitenebene, die einen ersten unteren Feldeffekttransistor, FET, (FET_1B) von einem ersten Leitfähigkeitstyp, einen zweiten unteren FET (FET_2B) von dem ersten Leitfähigkeitstyp, einen dritten unteren FET (FET_3B) von dem ersten Leitfähigkeitstyp und einen vierten unteren FET (FET_4B) von dem ersten Leitfähigkeitstyp enthält, wobei der erste untere FET (FET_1B) elektrisch mit dem zweiten unteren FET (FET_2B) verbunden ist und der dritte untere FET (FET_3B) elektrisch mit dem vierten unteren FET (FET_4B) verbunden ist und der erste untere FET (FET_1B) diagonal zu dem vierten unteren FET (FET_4B) angeordnet ist und der zweite untere FET (FET_2B) diagonal zu dem dritten unteren FET (FET_3B) angeordnet ist und der erste untere FET (FET_1B) und der vierte untere FET (FET_4B) Pass-Gates sind; undeine obere Einheitenebene, die über die untere Einheitenebene gestapelt ist und einen ersten oberen FET (FET_1T) von einem zweiten Leitfähigkeitstyp, der von dem ersten Leitfähigkeitstyp verschieden ist, direkt über dem ersten unteren FET (FET_1B) angeordnet, einen zweiten oberen FET (FET_2T) von dem zweiten Leitfähigkeitstyp direkt über dem zweiten unteren FET (FET_2B) angeordnet, einen dritten oberen FET (FET_3T) von dem zweiten Leitfähigkeitstyp direkt über dem dritten unteren FET (FET_3B) angeordnet und einen vierten oberen FET (FET_4T) von dem zweiten Leitfähigkeitstyp direkt über dem vierten unteren FET (FET_4B) angeordnet enthält, wobei der erste obere FET (FET_1T) elektrisch mit dem zweiten oberen FET (FET_2T) verbunden ist und der dritte obere FET (FET_3T) elektrisch mit dem vierten oberen FET (FET_4T) verbunden ist und der erste obere FET (FET_1T) ein erster Dummy-Transistor ist, der zur Kreuzkopplung (130) mit dem dritten oberen FET (FET_3T) verdrahtet ist, und der vierte obere FET (FET_4T) ein zweiter Dummy-Transistor ist, der zur Kreuzkopplung (130) mit dem zweiten oberen FET (FET_2T) verdrahtet ist, und der zweite untere FET (FET_2B) und der zweite obere FET (FET_2T) verdrahtet sind, um einen ersten Inverter bereitzustellen, und der dritte untere FET (FET_3B) und der dritte obere FET (FET_3T) verdrahtet sind, um einen zweiten Inverter bereitzustellen.