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公开(公告)号：FR3096206A1
公开(公告)日：2020-11-20
申请号：FR1905209
申请日：2019-05-17
Inventor： JOURNET FABIEN , LINGE YANIS
IPC: H04L9/00
Abstract: Le circuit intégré (CI) d’un module sécurisé (2) comprend un premier registre (6) contenant un premier masque (B), un deuxième registre (7) contenant des données masquées (A), le premier masque et lesdites données masquées formant une clé secrète, et des moyens de traitement (9, 10, 11, OP1, OP2) configurés pour générer un deuxième masque (M) et à masquer la clé secrète lorsque la clé secrète n’est pas utilisée pour une opération de chiffrement et lors de la réception d’un signal de validation (VALID), les premier et deuxième registres étant disposés dans le module sécurisé de sorte que les sorties de ces registres ne soient pas optiquement visualisables simultanément. Figure pour l’abrégé : Fig 1
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公开(公告)号：FR3108225A1
公开(公告)日：2021-09-17
申请号：FR2002563
申请日：2020-03-16
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LINGE YANIS , LANDRY SIMON
Abstract: Détection de fautes par un circuit électronique La présente description concerne un procédé (200) de détection de fautes dans une application, par un circuit électronique, d’une première fonction à un message, comprenant les étapes suivantes : générer (203), à partir du message, un nombre N pair non nul de premiers ensembles différents comportant chacun P éléments de données ; appliquer (207), aux P éléments de données de chaque premier ensemble, une ou plusieurs deuxièmes fonctions fournissant, pour chaque premier ensemble, un deuxième ensemble comportant Q images ; et cumuler (211) toutes les images, en commençant par au plus Q-1 images choisies parmi les Q images d’un même deuxième ensemble. Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3061580A1
公开(公告)日：2018-07-06
申请号：FR1750027
申请日：2017-01-03
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： SARAFIANOS ALEXANDRE , ORDAS THOMAS , LINGE YANIS , FORT JIMMY
IPC: G06F21/81
Abstract: Dispositif électronique (CI) comprenant au moins un circuit logique (CL) qui comporte une première borne (B1) destinée à recevoir une tension d'alimentation (Vdd), une deuxième borne (B2) destinée à recevoir une tension de référence (GND), et au moins une borne de sortie (S), la borne de sortie (S) étant configurée pour délivrer un signal pouvant être dans un état haut ou un état bas, au moins un circuit auxiliaire (AUX) couplé entre la première borne (B1) et la deuxième borne (B2) et configuré pour générer ou non de façon aléatoire un courant supplémentaire entre la première borne (B1) et la deuxième borne (B2) à chaque changement d'état du signal sur la borne de sortie (S).
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公开(公告)号：FR3055436A1
公开(公告)日：2018-03-02
申请号：FR1657860
申请日：2016-08-23
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： DIOP IBRAHIMA , LIARDET PIERRE YVAN , LINGE YANIS
Abstract: L'invention concerne un procédé de protection d'un calcul modulaire sur un premier nombre (M) et un deuxième nombre (d'), exécuté par un circuit électronique (1), comportant les étapes suivantes : combiner le deuxième nombre (d') à un troisième nombre (r) pour obtenir un quatrième nombre (d") ; exécuter le calcul modulaire sur les premier et troisième nombres, le résultat étant contenu dans un premier registre ou emplacement mémoire (TO) ; initialiser un deuxième registre ou emplacement mémoire (RC) à la valeur du premier registre ou à l'unité ; et successivement, pour chaque bit (ri) à l'état 1 du troisième nombre : si le bit correspondant (d"i) du quatrième nombre est à l'état 1, le contenu du deuxième registre ou emplacement mémoire est multiplié (310') par l'inverse du premier nombre et le résultat est placé dans le premier registre ou emplacement mémoire, si le bit correspondant du quatrième nombre est à l'état 0, le contenu du deuxième registre ou emplacement mémoire est multiplié (310) par le premier nombre et le résultat est placé dans le premier registre ou emplacement mémoire.
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公开(公告)号：FR3124670A1
公开(公告)日：2022-12-30
申请号：FR2106977
申请日：2021-06-29
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LANDRY SIMON , LINGE YANIS
Abstract: Protection de données traitées par un algorithme de chiffrement La présente description concerne un procédé de protection d’une première donnée (x) appliquée à un algorithme cryptographique, exécuté par un processeur, dans lequel ledit algorithme est un algorithme par tour, chaque tour traitant des contenus de premier, deuxième et troisième registres (20, 21, 22), le contenu du deuxième registre (21) étant, lors des tours d’une première parité, masqué par le contenu d’un quatrième registre (24) et le contenu du troisième registre (22) étant, lors des tours d’une deuxième parité, masqué par le contenu d’un cinquième registre (25) Figure pour l'abrégé : Fig. 3
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Patent Agency Ranking
公开(公告)号：FR3094522A1
公开(公告)日：2020-10-02
申请号：FR1903353
申请日：2019-03-29
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： DIOP IBRAHIMA , LINGE YANIS
IPC: G06F21/71
Abstract: Protection d’un calcul itératif La présente description concerne un procédé de protection d’un calcul sur un premier nombre (M) et un deuxième nombre (e), exécuté par un circuit électronique, dans lequel : le deuxième nombre (e) est décomposé en une somme d’au moins deux troisièmes nombres (X1, X2) ; et le calcul est effectué bit par bit pour chaque rang (i) des troisièmes nombres (X1, X2). Figure pour l'abrégé : Fig. 3
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公开(公告)号：FR3081241B1
公开(公告)日：2020-05-29
申请号：FR1854118
申请日：2018-05-17
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： SARAFIANOS ALEXANDRE , ORDAS THOMAS , LINGE YANIS , FORT JIMMY
Abstract: Procédé de gestion de la tension d'alimentation d'un module d'un circuit intégré (CI), dans lequel, au démarrage du circuit intégré (CI), on sélectionne en réponse à une commande une action parmi les actions suivantes: - alimenter le module avec la tension d'alimentation (VREG) ayant une valeur fixe sélectionnée parmi une pluralité de valeurs prédéterminées ; - faire varier la valeur de la tension d'alimentation (VREG) au rythme d'un signal impulsionnel (SI).
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公开(公告)号：FR3108225B1
公开(公告)日：2022-11-11
申请号：FR2002563
申请日：2020-03-16
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： LINGE YANIS , LANDRY SIMON
Abstract: Détection de fautes par un circuit électronique La présente description concerne un procédé (200) de détection de fautes dans une application, par un circuit électronique, d’une première fonction à un message, comprenant les étapes suivantes : générer (203), à partir du message, un nombre N pair non nul de premiers ensembles différents comportant chacun P éléments de données ; appliquer (207), aux P éléments de données de chaque premier ensemble, une ou plusieurs deuxièmes fonctions fournissant, pour chaque premier ensemble, un deuxième ensemble comportant Q images ; et cumuler (211) toutes les images, en commençant par au plus Q-1 images choisies parmi les Q images d’un même deuxième ensemble. Figure pour l'abrégé : Fig. 2
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公开(公告)号：FR3097348B1
公开(公告)日：2021-07-16
申请号：FR1906485
申请日：2019-06-17
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： SARNO THOMAS , LINGE YANIS
Abstract: Protection d’exécution d’algorithmes de chiffrement La présente description concerne un procédé de protection d’exécution, par un circuit électronique, d’un algorithme de chiffrement symétrique par tours d’une donnée par une clé, dans lequel : au moins l’une parmi la donnée et la clé est masquée par au moins un masque ; et une fonction de tour est appliquée, à chaque tour de l’algorithme de chiffrement, à la clé ou donnée masquée et audit masque. Figure pour l'abrégé : Fig. 8
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公开(公告)号：FR3097348A1
公开(公告)日：2020-12-18
申请号：FR1906485
申请日：2019-06-17
Applicant: ST MICROELECTRONICS ROUSSET
Inventor： SARNO THOMAS , LINGE YANIS
Abstract: Protection d’exécution d’algorithmes de chiffrement La présente description concerne un procédé de protection d’exécution, par un circuit électronique, d’un algorithme de chiffrement symétrique par tours d’une donnée par une clé, dans lequel : au moins l’une parmi la donnée et la clé est masquée par au moins un masque ; et une fonction de tour est appliquée, à chaque tour de l’algorithme de chiffrement, à la clé ou donnée masquée et audit masque. Figure pour l'abrégé : Fig. 8
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