公开(公告)号：FR3126568B1

公开(公告)日：2025-02-28

申请号：FR2108858

申请日：2021-08-24

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LOPEZ LAURENT

Abstract: Commutateur d'alimentation La présente description concerne un dispositif (1) comprenant une première borne (200) destinée à être connectée à une source d'un premier potentiel d'alimentation (Vbat), une deuxième borne (202) configurée pour fournir un deuxième potentiel d'alimentation (Vsw), et une troisième borne (204) destinée à être connectée à une deuxième source d'un troisième potentiel d'alimentation (Vdd). Le dispositif (1) comprend un premier transistor PMOS (T1) ayant une source connectée à la deuxième borne (202) et un drain connecté à la troisième borne (204), un deuxième transistor PMOS (T2) ayant une source connectée à la deuxième borne (202), et un troisième transistor PMOS (T3) ayant une source connectée à la première borne (200) et un drain connecté au drain du deuxième transistor (T2). Figure pour l'abrégé : Fig. 1

公开(公告)号：FR3095560B1

公开(公告)日：2021-12-03

申请号：FR1904484

申请日：2019-04-26

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FROIDEVAUX NICOLAS ,  LOPEZ LAURENT

IPC: H02H7/20 ,  H03K19/0944

Abstract: Association de transistors en série La présente description concerne un dispositif comportant, en série (71) : un premier transistor (73) ; un deuxième transistor (75), connecté au premier transistor (71) ; et un troisième transistor (77), connecté au deuxième transistor (75), ledit troisième transistor (77) étant commandé par un signal numérique. Figure pour l'abrégé : Fig. 5

公开(公告)号：FR3095560A1

公开(公告)日：2020-10-30

申请号：FR1904484

申请日：2019-04-26

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FROIDEVAUX NICOLAS ,  LOPEZ LAURENT

IPC: H03K19/0944 ,  H02H7/20

Abstract: Association de transistors en série La présente description concerne un dispositif comportant, en série (71) : un premier transistor (73) ; un deuxième transistor (75), connecté au premier transistor (71) ; et un troisième transistor (77), connecté au deuxième transistor (75), ledit troisième transistor (77) étant commandé par un signal numérique. Figure pour l'abrégé : Fig. 5

公开(公告)号：FR2987696B1

公开(公告)日：2014-11-21

申请号：FR1251969

申请日：2012-03-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  PIZZUTO OLIVIER ,  NIEL STEPHAN ,  BOIVIN PHILIPPE ,  FORNARA PASCAL ,  LOPEZ LAURENT ,  REGNIER ARNAUD

IPC: H01L21/8239

公开(公告)号：FR2987697A1

公开(公告)日：2013-09-06

申请号：FR1251968

申请日：2012-03-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  PIZZUTO OLIVIER ,  NIEL STEPHAN ,  BOIVIN PHILIPPE ,  FORNARA PASCAL ,  LOPEZ LAURENT ,  REGNIER ARNAUD

IPC: H01L21/8246 ,  H01L23/12 ,  H01L27/112

Abstract: L'invention concerne un procédé de fabrication d'une mémoire non volatile comprenant au moins deux cellules mémoire (C31, C32) comportant chacune un transistor à accumulation de charges (FGT31, FGT32) en série avec un transistor de sélection (ST31, ST32), comprenant les étapes consistant à réaliser une grille enterrée (SGC) dans le substrat; implanter, le long d'un premier bord supérieur de la grille enterrée (SGC), une première région dopée (n2) formant une région de drain du transistor de sélection (ST31) d'une première cellule mémoire, et, le long d'un second bord supérieur de la grille enterrée, une seconde région dopée (n2) formant une région de drain du transistor de sélection (ST32) d'une seconde cellule mémoire (C32), et une étape consistant à implanter une troisième région dopée (NISO) s'étendant le long de deux bords inférieurs de la grille enterrée et formant une région de source (S) des transistors de sélection.

公开(公告)号：FR3106708A1

公开(公告)日：2021-07-30

申请号：FR2000712

申请日：2020-01-24

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： FROIDEVAUX NICOLAS ,  LOPEZ LAURENT

IPC: H03M3/00 ,  G01D3/032 ,  G01F1/60

Abstract: L’invention concerne un circuit intégré de conditionnement d’un signal analogique oscillant comprenant une succession d’oscillations amorties, le circuit intégré comprenant une cellule d’entrée/sortie (IO) comportant : - un premier port (PAD) configuré pour recevoir ledit signal analogique oscillant, dit signal d’entrée, - un deuxième port (ANA) configuré pour délivrer un signal analogique de sortie à partir du signal d’entrée, - des moyens de contrôle couplés entre le premier port et le deuxième port et configurés pour supprimer du signal d’entrée au moins la première oscillation de façon à délivrer dans le signal de sortie des oscillations du signal d’entrée ayant une amplitude inférieure à un premier seuil. Figure pour l’abrégé : Figure 1

公开(公告)号：FR2987696A1

公开(公告)日：2013-09-06

申请号：FR1251969

申请日：2012-03-05

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LA ROSA FRANCESCO ,  PIZZUTO OLIVIER ,  NIEL STEPHAN ,  BOIVIN PHILIPPE ,  FORNARA PASCAL ,  LOPEZ LAURENT ,  REGNIER ARNAUD

IPC: H01L21/8239

Abstract: L'invention concerne un procédé de lecture et d'écriture de cellules mémoire (C31, C32) comprenant chacune un transistor à accumulation de charges (FGT31, FGT32) et un transistor de sélection (ST31,ST32), comprenant les étapes consistant à : appliquer une tension de sélection (SV) à une grille (SGC) du transistor de sélection (ST31) d'une cellule mémoire, appliquer une tension de lecture (Vread) à une grille de contrôle (CG) du transistor à accumulation de charges (FGT31) de la cellule mémoire, appliquer la tension de sélection (SV) à une grille (SGC) du transistor de sélection (ST32) d'une seconde cellule mémoire (C32) connectée à la même ligne de bit (BL), et appliquer une tension d'inhibition (Vinh) à une grille de contrôle (CG) du transistor à accumulation de charges (FGT32) de la seconde cellule mémoire, pour maintenir le transistor dans un état bloqué.

公开(公告)号：FR2984600A1

公开(公告)日：2013-06-21

申请号：FR1162048

申请日：2011-12-20

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LOPEZ LAURENT ,  DELLAMARCA VINCENZO

IPC: H01L21/8238 ,  H01L21/8239

Abstract: The transistor has a source area (2) and a drain area (3) formed in a semiconductor substrate (1). A floating gate (FG) is placed between a control gate (CG) and the substrate to accumulate electric charges. A channel area (C1) extends under the floating gate and the control gate. The channel area includes a part (P1) placed in an injection zone for hot carriers, where the part includes a non-zero length (L1) and a non-zero width (W1). Another part (P2) of the area presents another non-zero length (L2) and another non-zero width, where the former width is lower than the latter width. An independent claim is also included for a method for increasing injection output of a transistor.

公开(公告)号：FR2981503A1

公开(公告)日：2013-04-19

申请号：FR1159242

申请日：2011-10-13

Applicant: ST MICROELECTRONICS ROUSSET

Inventor： LOPEZ LAURENT

IPC: H01L29/78 ,  H01L21/336

Abstract: L'invention concerne un transistor MOS formé dans une zone active (5) d'un substrat semiconducteur et présentant une grille en silicium polycristallin (9) dopée selon un premier type de conductivité, la grille comprenant deux régions latérales (41) du second type de conductivité.