公开(公告)号：KR100806119B1

公开(公告)日：2008-02-22

申请号：KR1020060102782

申请日：2006-10-23

Applicant: 삼성전자주식회사

Inventor： 박기태 ,  김기남 ,  이영택

IPC: G11C16/04 ,  G11C16/10

CPC classification number: G11C16/10 ,  G11C16/0483 ,  G11C2216/14 ,  G11C5/063

Abstract: A flash memory device and a method of programming multi-pages in the same are provided to program a plurality of pages included in one memory plane at the same time while preventing coupling disturbance in row direction. At least one memory plane(310) has logical odd bit line blocks(311) corresponding to a first page group and logic even bit line blocks(312) corresponding to a second page group in turn. At least one first page buffer block(331) comprises page buffers connected to bit lines of the first page group. At least one second page buffer block(332) comprises page buffers connected to bit lines of the second page group.

Abstract translation: 提供了一种闪存装置及其编程方法，以同时对包含在一个存储器平面中的多个页面进行编程，同时防止行方向上的耦合干扰。 至少一个存储器平面（310）具有对应于第一寻呼组的逻辑奇数位线块（311）和依次对应于第二寻呼组的逻辑偶数位线块（312）。 至少一个第一页缓冲块（331）包括连接到第一页组的位线的页缓冲器。 至少一个第二页缓冲块（332）包括连接到第二页组的位线的页缓冲器。

公开(公告)号：KR100787943B1

公开(公告)日：2007-12-24

申请号：KR1020060136711

申请日：2006-12-28

Applicant: 삼성전자주식회사

Inventor： 심재황 ,  임용식 ,  김기남 ,  박재관

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11524 ,  H01L27/115 ,  H01L27/11521 ,  Y10S438/954 ,  H01L21/26513 ,  H01L21/31144

Abstract: A method for forming a non-volatile memory device is provided to minimize a characteristic distribution of a cell transistor adjacent to string selection and/or grounding selection gate lines. A plurality of first mask patterns including a source mask line(120d), a string selection mask line(120s), a plurality of first cell mask lines(120c) formed between the source mask line and the string selection mask line are formed in parallel on an etching target layer(115) formed on a substrate(100). A gap control layer(130) is formed to cover conformally the substrate having the first mask patterns. The gap control layer includes extended grooves which are extended in parallel to the first mask patterns. A plurality of second mask patterns are formed to fill the grooves. The second mask patterns include a plurality of second cell mask lines(140c). The etching target layer is exposed by performing an isotropic etching process for the interval control layer. A grounding selection gate line, cell gate lines, and a string selection gate line are formed by patterning the etching target layer.

Abstract translation: 提供了一种用于形成非易失性存储器件的方法，以使与晶体管选择和/或接地选择栅极线相邻的单元晶体管的特性分布最小化。 并行地形成包括源极掩模线（120d），串选择掩模线（120s），形成在源极掩模线和串选择掩模线之间的多个第一单元掩模线（120c）的多个第一掩模图案 在形成在基板（100）上的蚀刻目标层（115）上。 间隙控制层（130）形成为覆盖具有第一掩模图案的基底。 间隙控制层包括平行于第一掩模图案延伸的延伸凹槽。 形成多个第二掩模图案以填充凹槽。 第二掩模图案包括多个第二单元掩模线（140c）。 通过对间隔控制层进行各向同性蚀刻处理来曝光蚀刻目标层。 通过图案化蚀刻目标层来形成接地选择栅极线，单元栅极线和串选择栅极线。

公开(公告)号：KR100626381B1

公开(公告)日：2006-09-20

申请号：KR1020040056000

申请日：2004-07-19

Applicant: 삼성전자주식회사

Inventor： 송윤종 ,  이세호 ,  김기남 ,  이수연 ,  박재현

IPC: H01L27/115

CPC classification number: H01L45/06 ,  G11C2213/52 ,  H01L45/1233 ,  H01L45/126 ,  H01L45/141 ,  H01L45/1683 ,  Y10S438/90

Abstract: 상변화 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 기판 상에 배치된 몰드층, 가열 전극, 매립 절연 패턴 및 상변화 물질 패턴을 포함한다. 가열 전극은 몰드층을 관통하여 기판을 노출시키는 오프닝내에 배치된다. 가열 전극은 오프닝의 하부 내측벽에 콘포말하게 배치된 측벽을 갖는 실린더 형태이다. 매립 절연 패턴은 가열 전극의 측벽으로 둘러싸인 빈 영역을 채운다. 상변화 물질 패턴은 몰드층 상에 배치되며, 아래로 연장되어 오프닝의 비어 있는 부분을 채운다. 상변화 물질 패턴은 가열 전극의 측벽의 상부면과 접속한다.

Abstract translation: 提供了一种相变存储元件及其形成方法。 该器件包括模制层，加热电极，掩埋绝缘图案和设置在衬底上的相变材料图案。 加热电极设置在穿过模具层的开口中以暴露基板。 加热电极呈圆柱体形式，其具有形成在开口的下部内壁上的侧壁锥体。 掩埋绝缘图案填充由加热电极的侧壁围绕的空区域。 相变材料图案设置在模具层上并向下延伸以填充开口的空白部分。 相变材料图案连接到加热电极的侧壁的上表面。

公开(公告)号：KR100499349B1

公开(公告)日：2006-05-02

申请号：KR1019970048574

申请日：1997-09-24

Applicant: 삼성전자주식회사

Inventor： 고관협 ,  김기남

IPC: H01L27/108

Abstract: 본 발명에 따른 반도체 메모리 장치의 제조 방법은 층간절연막 상에 제 1 절연막을 형성하는 단계와; 콘택 패드의 표면이 드러나도록 상기 제 1 절연막 및 상기 층간절연막을 식각하여서 콘택홀을 형성하는 단계와; 상기 콘택홀에 커패시터 전극을 위한 배리어막을 형성하되, 상기 배리어막의 상부 표면이 상기 제 1 절연막의 상부 표면에 비해서 상대적으로 낮도록 형성하는 단계 및; 상기 배리어막에 의해서 채워지지 않은 상기 콘택홀의 나머지 부분을 포함하여 상기 제 1 절연막 상에 커패시터 하부 전극을 형성하는 단계를 포함한다.

公开(公告)号：KR100546322B1

公开(公告)日：2006-01-26

申请号：KR1020030019257

申请日：2003-03-27

Applicant: 삼성전자주식회사

Inventor： 황영남 ,  김기남 ,  안수진

IPC: G11C7/00

CPC classification number: G11C13/0004 ,  G11C13/0033 ,  G11C13/004 ,  G11C13/0069 ,  G11C16/3431 ,  G11C2013/0042 ,  G11C2013/0078 ,  G11C2213/79

Abstract: 비휘발성 메모리와 휘발성 메모리로 선택적으로 동작할 수 있는 상 변화 메모리 장치 및 상 변화 메모리 장치의 동작 방법이 개시된다. 본 발명의 실시예에 따른 상 변화 메모리의 동작 방법은 (a) 메모리 셀에 저장된 데이터를 독출하는 단계 및 (b) 독출된 상기 데이터를 외부로 전송하고, 독출된 상기 데이터를 상기 데이터가 본래 저장되었던 메모리 셀에 다시 기입하는 단계를 구비한다. 상기 (b) 단계는 상기 데이터 독출 및 전송 동작이 N 번 수행될 때마다 한번씩 상기 데이터를 메모리 셀에 다시 기입하는 것을 특징으로 한다. 상기 (b) 단계는 상기 데이터 독출 및 전송 동작이 수행될 때마다 항상 상기 데이터를 메모리 셀에 다시 기입하는 것을 특징으로 한다. 상술한 바와 같이 본 발명에 따른 상 변화 메모리의 동작 방법 및 상 변화 메모리 장치는 비휘발성 메모리인 상 변화 메모리를 휘발성 메모리와 같이 동작되도록 함으로써 전력 소비를 줄일 수 있는 장점이 있다. 또한 응용 분야에 따라 상 변화 메모리를 휘발성 메모리 또는 비휘발성 메모리로 선택하여 사용할 수 있는 장점이 있다.

公开(公告)号：KR100504693B1

公开(公告)日：2005-08-03

申请号：KR1020030008202

申请日：2003-02-10

Applicant: 삼성전자주식회사

Inventor： 송윤종 ,  김기남 ,  장낙원

IPC: H01L27/105

CPC classification number: H01L27/11502 ,  H01L27/11507 ,  H01L28/55 ,  H01L28/65

Abstract: 본 발명은 캐패시터 강유전막의 강유전성 열화가 방지되는 강유전체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 트랜지스터가 형성된 반도체 기판; 상기 기판상에 형성된 제1층간절연막; 상기 기판과 전기적으로 도통하고, 상기 제1층간절연막 일부상에 형성된 비트라인; 상기 제1층간절연막 전면상에 형성된 제2층간절연막; 상기 제2층간절연막과 제1층간절연막을 관통하는 매몰형 플러그; 상기 매몰형 플러그와 전기적으로 도통되는 매몰형 캐패시터 하부전극; 상기 매몰형 캐패시터 하부전극 사이에 리세스되어 형성된 제3층간절연막; 상기 매몰형 캐패시터 하부전극과의 단차없이 상기 제3층간절연막상에 형성된 반응완충막; 상기 매몰형 캐패시터 하부전극과 반응완충막상에 형성된 캐패시터 강유전막; 및 상기 캐패시터 강유전막상에 형성된 캐패시터 상부전극을 포함하는 것을 특징으로 한다. 본 발명에 따르면, 매몰형 캐패시터 하부전극 구조의 적용으로 캐패시터 강유전막은 식각 손상을 입지 않게 되고, 반응완충막의 형성과 평탄화로 강유전체 증착의 균일성이 담보되며, 강유전체와 층간절연막간의 원치 않은 반응이 억제된다. 따라서, 강유전체 메모리 소자의 전기적 특성이 향상되는 효과가 있다.

公开(公告)号：KR100459711B1

公开(公告)日：2004-12-04

申请号：KR1020020022726

申请日：2002-04-25

Applicant: 삼성전자주식회사

Inventor： 조창현 ,  김기남 ,  이상현

IPC: H01L21/76

CPC classification number: H01L21/76237 ,  H01L21/823481

Abstract: Active areas of integrated circuits can be formed by implanting first ions into a first active area of a substrate adjacent to an isolation structure in the substrate and between a source and a drain region of the integrated circuit to provide a first concentration of ions in the first active area. Second ions are implanted into the first active area and a second active area of the substrate adjacent to the first active area and spaced-apart from the isolation structure on the substrate to provide a second concentration of ions in the second active area and a third concentration of ions in the first active area that is greater than the first and second concentrations. As a result, the level of ion concentration can be higher at the edge of an active channel region than at the center of the channel. The increased concentration of ions in the active area adjacent to the side wall of the trench may reduce a current between the source and drain regions of the transistor when voltage that is less than a threshold voltage of the transistor is applied to the gate electrode of the transistor. Thus, a reduction in the threshold voltage of the transistor can be inhibited. Integrated circuit transistors are also disclosed.

Abstract translation: 集成电路的有源区域可以通过将第一离子注入与衬底中的隔离结构相邻且位于集成电路的源极和漏极区域之间的衬底的第一有源区域中以在第一集中电路中提供第一浓度的离子 活动区域。 将第二离子注入到第一有源区域和与第一有源区域相邻并与衬底上的隔离结构间隔开的衬底的第二有源区域，以提供第二有源区域中的第二浓度的离子和第三浓度 第一活性区域中的离子大于第一和第二浓度。 结果，在有源沟道区域的边缘处的离子浓度水平可能高于在沟道中心的水平。 当小于晶体管的阈值电压的电压被施加到晶体管的栅极电极时，与沟槽的侧壁相邻的有源区域中的离子浓度的增加可以减小晶体管的源极和漏极区域之间的电流 晶体管。 因此，可以抑制晶体管的阈值电压的降低。 还公开了集成电路晶体管。

公开(公告)号：KR100456598B1

公开(公告)日：2004-11-09

申请号：KR1020020054169

申请日：2002-09-09

Applicant: 삼성전자주식회사

Inventor： 최문규 ,  전병길 ,  김기남

IPC: G11C5/06

CPC classification number: G11C11/405 ,  G11C11/404

Abstract: A memory cell array block has unit memory cells comprised of pairs of memory cells, each of have a memory cell and a complementary memory cell. A second unit memory cell is interleaved with the first unit memory cell, a fourth unit memory cell is interleaved with a third unit memory cell. First and second sense amplifiers are disposed over and under the array block, respectively. The first switch connects bitlines coupled to the first unit memory cell with the first sense amplifier and connects bitlines coupled to the second unit memory cell with the second sense amplifier. The second switch connects bitlines coupled to the third unit memory cell with the first sense amplifier and connects bitlines coupled to the fourth unit memory cell with the second sense amplifier. A selected unit memory cell is selectively connected with a sense amplifier, decreasing the number of sense amplifiers.

Abstract translation: 存储器单元阵列块具有由成对存储器单元组成的单元存储器单元，每个存储器单元具有存储器单元和互补存储器单元。 第二单元存储单元与第一单元存储单元交错，第四单元存储单元与第三单元存储单元交错。 第一和第二读出放大器分别设置在阵列块上方和下方。 第一开关将耦合到第一单元存储器单元的位线与第一感测放大器连接，并将耦合到第二单元存储器单元的位线与第二感测放大器连接。 第二开关将耦合到第三单元存储器单元的位线与第一感测放大器连接，并将耦合到第四单元存储器单元的位线与第二感测放大器连接。 所选单元存储单元选择性地与读出放大器连接，减少了读出放大器的数量。

公开(公告)号：KR100450684B1

公开(公告)日：2004-10-01

申请号：KR1020020065610

申请日：2002-10-25

Applicant: 삼성전자주식회사

Inventor： 이상우 ,  김기남 ,  송윤종

IPC: H01L27/105

Abstract: PURPOSE: A ferroelectric memory device using a via etch-stop layer and a method for manufacturing the same are provided to be capable of improving the degree of integration by improving the connection structure between a plate line and a ferroelectric capacitor. CONSTITUTION: A ferroelectric memory device is provided with a lower interlayer dielectric(20) formed on a semiconductor substrate, a plurality of ferroelectric capacitors(60) two-dimensionally arrayed along the row and column direction at the upper portion of the lower interlayer dielectric, an interlayer dielectric(70) formed at the resultant structure for exposing the upper surface of the capacitors, a via etch-stop layer pattern(80a) formed on the interlayer dielectric, an upper interlayer dielectric(95,110) formed at the upper portion of the via etch-stop layer pattern, and a plurality of plate lines(120) formed at the resultant structure for electrically connecting adjacent capacitors and contacting the via etch-stop layer pattern.

Abstract translation: 目的：提供一种使用通孔蚀刻停止层的铁电存储器件及其制造方法，通过改善板线与铁电电容器之间的连接结构，能够提高集成度。 本发明提供一种铁电体存储装置，在半导体基板上形成下部层间绝缘膜（20），在下部层间绝缘膜的上部沿行列方向二维排列的多个强电介质电容器（60） 形成在所得结构上用于暴露电容器上表面的层间电介质（70），形成在层间电介质上的通路蚀刻停止层图案（80a），形成在电容器上部的上层间电介质（95,110） 经由蚀刻停止层图案以及形成在所得结构处的多个板线（120），用于电连接相邻电容器并接触通孔蚀刻停止层图案。

公开(公告)号：KR1020040075554A

公开(公告)日：2004-08-30

申请号：KR1020030011099

申请日：2003-02-21

Applicant: 삼성전자주식회사

Inventor： 주흥진 ,  김기남

IPC: H01L27/105

CPC classification number: H01L27/11502 ,  H01L27/11507 ,  H01L28/55

Abstract: PURPOSE: A ferroelectric memory device and a fabricating method thereof are provided to reduce damage of a ferroelectric layer by patterning a bottom electrode layer, the ferroelectric layer, and a top electrode layer after forming an oxygen diffusion barrier. CONSTITUTION: A lower insulating layer is formed on an upper surface of a semiconductor substrate(101). An oxygen diffusion barrier pattern(127a) is formed on an upper surface of the lower insulating layer. An upper insulating layer is formed around the oxygen diffusion barrier pattern. An upper surface of the upper insulating layer is higher than the upper surface of the oxygen diffusion barrier pattern. A bottom electrode(135a) is formed on the oxygen diffusion barrier pattern. A ferroelectric layer(137a) is formed on an upper surface of the bottom electrode. A top electrode(139a) is formed on an upper surface of the ferroelectric layer.

Abstract translation: 目的：提供铁电存储器件及其制造方法，以在形成氧扩散阻挡层之后通过图案化底电极层，铁电层和顶电极层来减小铁电层的损伤。 构成：在半导体衬底（101）的上表面上形成下绝缘层。 在下绝缘层的上表面上形成氧扩散阻挡图案（127a）。 在氧扩散阻挡图案周围形成上绝缘层。 上绝缘层的上表面高于氧扩散阻挡图案的上表面。 底部电极（135a）形成在氧扩散阻挡图案上。 铁电层（137a）形成在底电极的上表面上。 顶层电极（139a）形成在铁电体层的上表面上。