公开(公告)号：KR101346294B1

公开(公告)日：2014-01-02

申请号：KR1020070024097

申请日：2007-03-12

Applicant: 삼성전자주식회사

Inventor： 박상용 ,  권성현 ,  심재황 ,  김건수 ,  박재관

IPC: H01L21/027

CPC classification number: H01L27/11521 ,  H01L21/0334 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139 ,  H01L27/11524 ,  H01L27/11568

Abstract: 반도체 소자의 형성 방법을 제공한다. 이 방법에 따르면, 제1 가이드 패턴들을 형성하고, 마스크막을 콘포말하게 형성하고, 제1 가이드 패턴 양측의 빈 영역을 채우는 제2 가이드 패턴을 형성한다. 이때, 서로 인접한 제1 및 제2 가이드 패턴들 사이의 마스크막의 일부를 마스크 패턴으로 사용한다. 이로써, 균일하고 미세한 반도체 패턴들을 형성할 수 있다.

公开(公告)号：KR1020120019208A

公开(公告)日：2012-03-06

申请号：KR1020100082475

申请日：2010-08-25

Applicant: 삼성전자주식회사

Inventor： 이종민 ,  박재관 ,  한지훈

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/28273 ,  H01L21/28282 ,  H01L21/7682 ,  H01L27/11521 ,  H01L27/11526 ,  H01L29/42324 ,  H01L29/4234 ,  H01L21/31051 ,  H01L21/76224

Abstract: PURPOSE: A method for manufacturing a nonvolatile memory device is provided to reduce the resistance of a word line by widely forming an area of a second metal silicide pattern. CONSTITUTION: A stack gate structure(10) including a lower structure(200) and a first poly silicon pattern is formed on a substrate. The lower structure includes a first dielectric film pattern(210), a charge storage film pattern(220), and a second dielectric film pattern(230). An insulation layer(130) covers the stack gate structure. A trench is formed on the insulation layer by partially removing the first poly silicon pattern. A metal film pattern is formed in the trench to be located on the first poly silicon pattern.

Abstract translation: 目的：提供一种用于制造非易失性存储器件的方法，通过广泛地形成第二金属硅化物图案的区域来减小字线的电阻。 构成：在基板上形成包括下部结构（200）和第一多晶硅图案的堆叠栅极结构（10）。 下部结构包括第一电介质膜图案（210），电荷存储膜图案（220）和第二电介质膜图案（230）。 绝缘层（130）覆盖堆叠栅极结构。 通过部分去除第一多晶硅图案，在绝缘层上形成沟槽。 在沟槽中形成金属膜图案以位于第一多晶硅图案上。

公开(公告)号：KR1020090065207A

公开(公告)日：2009-06-22

申请号：KR1020070132683

申请日：2007-12-17

Applicant: 삼성전자주식회사

Inventor： 황병준 ,  박재관 ,  한지훈 ,  진소위 ,  임남수

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/115 ,  H01L27/11521 ,  H01L27/11524 ,  H01L27/11568 ,  H01L27/10891 ,  H01L27/2463

Abstract: A NAND flash memory device having a contact for controlling electric potential of a well is provided to maintain an electrically dependent state of a second well part of active regions without removing an unnecessary part by a trimming process. A plurality of active areas having a line shape is extended in a first direction on a substrate. A first well of a first conductive type is formed on the active areas. A plurality of word lines(120) are extended in a second direction perpendicular to the first direction on the first well in order to cross the active regions in order to form a plurality of memory cells. A pair of dummy word lines are maintained in a bias voltage state of 0V. A contact for applying a bias is formed between a first dummy word line(140A) and a second dummy word line(140B) in the partial active region which is selected from the active regions. The contact is formed to apply a well bias voltage to the first well.

Abstract translation: 提供具有用于控制阱的电位的触点的NAND快闪存储器件，以保持活性区域的第二阱部分的电依赖状态，而不需要通过修整过程去除不需要的部分。 具有线状的多个有源区域在基板上沿第一方向延伸。 第一导电类型的第一阱形成在有源区上。 多个字线（120）在垂直于第一阱上的第一方向的第二方向上延伸以跨过有源区域以形成多个存储单元。 一对虚拟字线保持在0V的偏置电压状态。 在从有源区域中选择的部分有源区域中的第一虚拟字线（140A）和第二虚拟字线（140B）之间形成用于施加偏压的触点。 形成接触以向第一阱施加阱偏置电压。

公开(公告)号：KR100787943B1

公开(公告)日：2007-12-24

申请号：KR1020060136711

申请日：2006-12-28

Applicant: 삼성전자주식회사

Inventor： 심재황 ,  임용식 ,  김기남 ,  박재관

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L27/11524 ,  H01L27/115 ,  H01L27/11521 ,  Y10S438/954 ,  H01L21/26513 ,  H01L21/31144

Abstract: A method for forming a non-volatile memory device is provided to minimize a characteristic distribution of a cell transistor adjacent to string selection and/or grounding selection gate lines. A plurality of first mask patterns including a source mask line(120d), a string selection mask line(120s), a plurality of first cell mask lines(120c) formed between the source mask line and the string selection mask line are formed in parallel on an etching target layer(115) formed on a substrate(100). A gap control layer(130) is formed to cover conformally the substrate having the first mask patterns. The gap control layer includes extended grooves which are extended in parallel to the first mask patterns. A plurality of second mask patterns are formed to fill the grooves. The second mask patterns include a plurality of second cell mask lines(140c). The etching target layer is exposed by performing an isotropic etching process for the interval control layer. A grounding selection gate line, cell gate lines, and a string selection gate line are formed by patterning the etching target layer.

Abstract translation: 提供了一种用于形成非易失性存储器件的方法，以使与晶体管选择和/或接地选择栅极线相邻的单元晶体管的特性分布最小化。 并行地形成包括源极掩模线（120d），串选择掩模线（120s），形成在源极掩模线和串选择掩模线之间的多个第一单元掩模线（120c）的多个第一掩模图案 在形成在基板（100）上的蚀刻目标层（115）上。 间隙控制层（130）形成为覆盖具有第一掩模图案的基底。 间隙控制层包括平行于第一掩模图案延伸的延伸凹槽。 形成多个第二掩模图案以填充凹槽。 第二掩模图案包括多个第二单元掩模线（140c）。 通过对间隔控制层进行各向同性蚀刻处理来曝光蚀刻目标层。 通过图案化蚀刻目标层来形成接地选择栅极线，单元栅极线和串选择栅极线。

公开(公告)号：KR100764745B1

公开(公告)日：2007-10-08

申请号：KR1020060083652

申请日：2006-08-31

Applicant: 삼성전자주식회사

Inventor： 곽동화 ,  박재관 ,  임용식 ,  정원철 ,  심재황

IPC: H01L21/335

CPC classification number: H01L27/105 ,  H01L21/76224 ,  H01L21/823431 ,  H01L21/823481 ,  H01L27/11568 ,  H01L27/11573 ,  H01L29/66795 ,  H01L29/7853 ,  H01L29/7854

Abstract: A semiconductor device with a semi-cylindrical active region and a manufacturing method thereof are provided to reduce the generation of conductive residues in a gate patterning process by performing a rounding process on an upper surface of a cell active region using the phenomenon of bird's beak and to improve swing characteristics, coupling ratio characteristics and channel boosting characteristics by using a fin-FET(Field Effect Transistor) structure. A trench mask pattern composed of an oxide pattern and a nitride pattern is formed on a semiconductor substrate(100) with active and isolation regions. A thermal oxidation is performed on the resultant structure by using the nitride pattern as a diffusion mask, so that a thermal oxide layer for defining a convexity on an upper surface of the substrate of the active region is formed. Trenches for defining the active regions are formed on the resultant structure by etching selectively the thermal oxide layer and substrate using the trench mask pattern as an etch mask. Isolation patterns are formed on the resultant structure in order to fill the trenches. The trench mask pattern is removed therefrom. Gate patterns(260) is formed on the active regions, respectively.

Abstract translation: 提供具有半圆柱形有源区的半导体器件及其制造方法，以通过使用鸟喙的现象在电池活性区域的上表面上进行舍入处理来减少栅极图案化工艺中的导电残留物的产生， 通过使用鳍FET（场效应晶体管）结构来改善摆动特性，耦合比特性和通道升压特性。 在具有活性和隔离区域的半导体衬底（100）上形成由氧化物图案和氮化物图案构成的沟槽掩模图案。 通过使用氮化物图案作为扩散掩模，对所得结构进行热氧化，从而形成用于在有源区的衬底的上表面上限定凸起的热氧化层。 通过使用沟槽掩模图案作为蚀刻掩模选择性地蚀刻热氧化物层和衬底，在所得结构上形成用于限定有源区的沟槽。 在所得结构上形成隔离图案以便填充沟槽。 从其中移除沟槽掩模图案。 栅极图案（260）分别形成在有源区域上。

公开(公告)号：KR1019980067110A

公开(公告)日：1998-10-15

申请号：KR1019970002982

申请日：1997-01-31

Applicant: 삼성전자주식회사

Inventor： 박재관

IPC: H01L21/66

Abstract: 전기적인 특성 평가를 통해 미스얼라인을 측정할 수 있는 반도체 장치의 미스얼라인 측정방법에 관하여 개시한다. 본 발명은, 테스트 웨이퍼(TEG)에 하부 도전패턴과, 하부 도전패턴 사이에 콘택홀이 구성된 검사패턴을 한 개 이상으로 형성하는 단계와, 한 개 이상의 검사패턴에서 하부 도전패턴과 도전물질로 채워진 콘택홀간의 전류값을 측정하여 미스얼라인 정도를 측정하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 미스얼라인 측정방법을 제공한다. 또한 동일한 원리로 응용할 수 있는 소오스와 드레인 영역에서 게이트 전극의 미스얼라인 측정방법 및 콘택홀과 상부 도전패턴간의 미스얼라인 측정방법을 제공한다.

公开(公告)号：KR100151012B1

公开(公告)日：1998-10-01

申请号：KR1019940032137

申请日：1994-11-30

Applicant: 삼성전자주식회사

Inventor： 박재관 ,  박종우

IPC: H01L27/10

CPC classification number: H01L27/10844 ,  H01L27/10805 ,  H01L27/10808

Abstract: 매몰 비트라인 DRAM 셀 및 그 제조방법이 개시되어 있다. 소자분리를 위한 반도체 기판 내의 종방향 트랜치 내부에 매몰되어 형성된 비트라인, 상기 비트라인에 수직 방향으로 상기 기판 상에 형성된 게이트, 상기 게이트를 둘러싸도록 형성된 제1 절연층, 상기 게이트의 양쪽에 형성된 트랜지스터의 소오스 및 드레인, 상기 제1 절연층 사이에 형성되고, 상기 드레인과 상기 매몰된 비트라인을 접속하는 비트라인 콘택, 및 상기 제1 절연층 사이에 형성되고, 상기 소오스와 스토리지전극을 연결하기 위해 형성된 매몰콘택을 구비하는 것을 특징으로 하는 매몰 비트라인 DRAM 셀을 제공한다. 상기 구조에 의하면, 종래 BBL 셀에서 발생되던 게이트와 비트라인 사이의 미스얼라인 문제나 열공정에 과다하게 노출되는 문제를 해결할 수 있으며, 디자인 룰 상의 마진을 향상시킬 수 있다.

公开(公告)号：KR1019970052492A

公开(公告)日：1997-07-29

申请号：KR1019950067549

申请日：1995-12-29

Applicant: 삼성전자주식회사

Inventor： 박재관

IPC: H01L21/28

Abstract: 본 발명은 커패시터 하부전극 또는 비트라인을 콘택시키기 위한 콘택홀을 형성하는 공정에서 오정렬로 인해 반도체기판이 과식각되어서 커패시터 하부전극 또는 비트라인과 반도체기판의 웰영역이 단락되는 것을 방지할 수 있는 반도체장치의 제조 방법에 관한 것으로, 반도체기판상에 게이트산화막, 제1절연막, 그리고 제1산화막을 순차적으로 형성하는 공정과; 상기 제1산화막, 제2절연막, 게이트산화막, 그리고 반도체기판을 소정의 두께로 식각하여 소자분리영역을 형성하는 공정과; 상기 소자분리영역을 포함하여 상기 제1산화막상에 제2산화막을 형성하는 공정과; 상기 제1절연막의 상부표면이 드러날 때까지 상기 제2산화막 및 상기 제1산화막을 식각하여 평탄화하는 공정과; 상기 제1절연막을 제거하는 공정과; 상기 게이트산화막상에 게이트전극과 상부막을 형성하는 공정과; 상기 반도체기판 전면에 불순물 이온을 주입하여 불순물 영역을 형성하는 공정과; 상기 게이트전극 및 상기 상부막의 양측벽에 게이트스페이서를 형성하는 공정과; 상기 반도체기판 전면에 제2절연막을 형성하는 공정과; 상기 제2절연막상에 제1층간절연막을 형성하는 공정과; 상기 반도체기판의 콘택홀 영역을 정의하여 상기 제1층간절연막을 식각하는 공정과; 상기 콘택홀 영역의 상기 제2절연막 및 상기 게이트산화막을 순차적으로 식각하는 공정과; 상기 콘택홀 영역에 플러그 불순물이온 주입하는 공정과; 상기 콘택홀을 충진하면서 상기 제1층간절연막상에 패드전극을 형성하는 공정과; 상기 패드전극상에 비트라인이 콘택되는 콘택홀을 갖는 제2층간절연막을 형성하는 공정과; 상기 콘택홀을 충진하면서 상기 제2층간절연막상에 비트라인을 형성하는 공정을 포함하고 있다. 이와같은 방법에 의해서, 커패시터 하부전극 또는 비트라인을 콘택시키기 위한 콘택홀을 형성하는 공정에서 오정렬로 인해 반도체기판이 과식각되는 것을 방지할 수 있고, 이에 따라 커패시터 하부전극 또는 비트라인과 반도체기판의 웰영역이 단락되어 누설전류가 증가하는 것을 방지할 수 있다.

公开(公告)号：KR1019970023733A

公开(公告)日：1997-05-30

申请号：KR1019950037167

申请日：1995-10-25

Applicant: 삼성전자주식회사

Inventor： 박재관

IPC: H01L21/28

Abstract: 본 발명은 셀프얼라인 소스/드레인 콘택 구조를 가지는 반도체 장치의 제조 방법에 관한 것으로서 본 발명에 의한 반도체 장치의 제조방법에서는 소스/드레인 콘택영역으로서 폴리실리콘으로 구성되는 도전층으로 형성된 콘택 패드가 게이트 전극에 의해 셀프얼라인되어 형성된다. 상기 콘택 패드는 소스/드레인 콘택 영역이 각각 분리되도록 사진 식각함으로써 실리콘 기판의 활성 영역보다 크게 형성한다. 콘택 패드를 사진 식각에 의해 선택적으로 패터닝하여 각 활성 영역이 상호 전기적으로 연결되도록 함으로써, 콘택 패드를 인터컨넥션으로 사용할 수도 있다. 본 발명에 따르면 게이트 전극과 콘택간에 보다 큰 마진을 확보할 수 있고, 콘택과 소스/드레인 콘택 영역의 오버랩에 있어서 디자인 룰에 영향을 받지 않는 반도체 장치를 제조할 수 있다.

公开(公告)号：KR1019970013431A

公开(公告)日：1997-03-29

申请号：KR1019950024703

申请日：1995-08-10

Applicant: 삼성전자주식회사

Inventor： 박재관

IPC: H01L29/92

Abstract: 모스(MOS)형의 반도체 커패시터에 관하여 기재되어 있다. 본 발명에 따른 모스 커패시터는 반도체 기판, 상기 반도체 기판에 형성된 제1도전형의 웰, 절연막을 사이에 두고 상기 반도체 기판의 활성영역 상부에 형성된 전도성의 게이트층, 상기 웰내에 상기 활성영역과는 일정거리 이격되도록 형성되고 상기 웰의 전기적 접속을 용이하게 하기 위해 형성된 고농도 제1도전형의 불순물 영역, 웰 주변의 상기 반도체 기판에 형성되며 상기 제1도전형의 불순물 영역과 전기적으로 연결된 고농도 제2도전형의 불순물 영역을 구비한다.
본 발명에 따르면, 최대 커패시턴스를 안정적으로 얻을 수 있으며, 레이아웃 면적을 증가시키지 않고 안정된 최대 및 최소 커패시턴스 특성을 이용할 수 있기 때문에 집적회로에서 사용되는 커패시터의 신뢰성을 향상시킨다.