公开(公告)号：KR1020160097608A

公开(公告)日：2016-08-18

申请号：KR1020150019497

申请日：2015-02-09

Applicant: 삼성전자주식회사

Inventor： 송민성 ,  심재황 ,  임준성

IPC: H01L21/033 ,  H01L21/027

CPC classification number: H01L27/11519 ,  H01L21/0214 ,  H01L21/28273 ,  H01L21/3081 ,  H01L21/3086 ,  H01L21/31144 ,  H01L27/11524 ,  H01L29/0696 ,  H01L29/6653 ,  H01L29/6656 ,  H01L21/0332 ,  H01L21/0273

Abstract: 기판상에스토퍼층, 하부하드마스크층, 중간하드마스크층, 및상부하드마스크패턴을형성하고, 상기상부하드마스크패턴의양 측벽들상에제1 스페이서패턴들을형성하고, 상기상부하드마스크패턴을제거하고, 상기제1 스페이서패턴들을식각마스크로상기중간하드마스크층을선택적으로식각하여중간하드마스크패턴들을형성하고, 상기중간하드마스크패턴들의양 측벽들상에제2 스페이서패턴들을형성하고, 상기중간하드마스크패턴들을제거하고, 상기제2 스페이서패턴들을식각마스크로상기하부하드마스크층을선택적으로식각하여하부하드마스크패턴들을형성하고, 상기제2 스페이서패턴들을제거하고, 상기하부하드마스크패턴들및 상기스토퍼층 상에셀 영역을노출하고공통소스라인영역을덮는패터닝마스크패턴을형성하고, 상기하부하드마스크패턴들및 상기패터닝마스크패턴을식각마스크로상기스토퍼층을선택적으로식각하여스토퍼패턴들을형성하고, 상기패터닝마스크패턴을제거하는것을포함하는반도체소자를제조하는방법을나타낸다.

Abstract translation: 本发明提供一种半导体器件制造方法，包括：在基板上形成阻挡层，下部硬掩模层，中间硬掩模层和上部硬掩模图案; 在上部硬掩模图案的两个侧壁上形成第一间隔图案; 去除上部硬掩模图案; 通过使用第一间隔图案作为蚀刻掩模来选择性地蚀刻中间硬掩模层以形成中间硬掩模图案; 在中间硬掩模图案的两个侧壁上形成第二间隔图案; 去除中间硬掩模图案; 通过使用第二间隔图案作为蚀刻掩模来选择性地蚀刻下硬掩模层以形成较低的硬掩模图案; 去除第二间隔图案; 在下硬掩模图案和阻挡层上暴露单元区域，并形成覆盖公共源极线区域的图案化掩模图案; 通过使用下部硬掩模图案和图案化掩模图案作为蚀刻掩模来选择性地蚀刻阻挡层以形成阻挡图案; 并去除图案化掩模图案。 本发明的目的是提供使用五重图案化技术的半导体器件制造方法。

公开(公告)号：KR1020160082388A

公开(公告)日：2016-07-08

申请号：KR1020140190608

申请日：2014-12-26

Applicant: 삼성전자주식회사

Inventor： 송민성 ,  심재황 ,  임준성

IPC: H01L21/027 ,  H01L21/56 ,  H01L21/308 ,  H01L21/311

CPC classification number: H01L27/11573 ,  H01L21/0337 ,  H01L21/31144 ,  H01L21/76816 ,  H01L27/11526 ,  H01L21/0274 ,  H01L21/308 ,  H01L21/311 ,  H01L21/565

Abstract: 본발명은반도체소자의제조방법및 이에의해제조된반도체소자에관한것이다. 본발명에따른반도체소자의제조방법은두 번또는세 번의포토리소그라피공정과두 번의스페이서공정을이용하여노광공정의한계를뛰어넘는미세한피치의도전라인들을형성할수 있다. 또한, 도전라인들을노드분리하는영역들을미스얼라인의문제없이용이하게형성할수 있다.

Abstract translation: 本发明涉及一种半导体器件的制造方法及其制造的半导体器件。 根据半导体器件的制造方法，通过使用两个或三个光刻工艺和两个间隔物工艺，可以形成具有超过曝光过程的极限的细间距的导电线。 此外，可以容易地形成导线的节点分离区域而不会出现未对准问题。

公开(公告)号：KR101618749B1

公开(公告)日：2016-05-09

申请号：KR1020090017156

申请日：2009-02-27

Applicant: 삼성전자주식회사

Inventor： 이영호 ,  심재황 ,  박상용 ,  문경렬

IPC: H01L21/027

CPC classification number: H01L23/528 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/3086 ,  H01L21/3088 ,  H01L21/31144 ,  H01L21/76229 ,  H01L21/76816 ,  H01L21/76838 ,  H01L27/10814 ,  H01L27/10855 ,  H01L27/11519 ,  H01L27/11526 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 미세패턴들과광폭패턴들을인접한위치에동시에형성하는반도체소자의패턴형성방법에대하여개시한다. 기판의제1 영역및 제2 영역을각각덮는제1 막을형성한다. 제1 영역에서제1 막의일부를덮는블로킹패턴과제2 영역에서제1 막의일부를덮는저밀도광폭패턴을동시에형성한다. 제1 영역에서제1 막및 블로킹패턴위에복수의희생마스크패턴을형성한다. 복수의희생마스크패턴각각의노출된측벽을덮는복수의스페이서를형성한다. 희생마스크패턴을제거한다. 제1 영역에서는복수의스페이서및 블로킹패턴을식각마스크로이용하고제2 영역에서는저밀도광폭패턴을식각마스크로이용하여제1 영역및 제2 영역에서제1 막을동시에식각한다.

公开(公告)号：KR101468028B1

公开(公告)日：2014-12-02

申请号：KR1020080057020

申请日：2008-06-17

Applicant: 삼성전자주식회사

Inventor： 박상용 ,  심재황 ,  이영호 ,  박재관 ,  문경렬

IPC: H01L21/027

CPC classification number: H01L23/528 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/32139 ,  H01L21/76838 ,  H01L21/823456 ,  H01L27/115 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 기판상의서로다른패턴밀도를가지는복수의영역에서고밀도패턴들을형성하는데 필요한마스크패턴과저밀도패턴들을형성하는데 필요한마스크패턴을 1 회의포토리소그래피공정을통해동시에형성하는반도체소자의미세패턴형성방법을개시한다. 제1 영역및 제2 영역을포함하는기판상에서제2 영역에저밀도마스크층을형성한다. 제1 영역의협폭몰드마스크패턴과제2 영역의광폭몰드마스크패턴을동시에형성한다. 제1 영역에서는협폭몰드마스크패턴의측벽을덮는제1 스페이서를형성한다. 이와동시에, 제2 영역에서는광폭몰드마스크패턴의측벽을덮는제2 스페이서를형성하고저밀도마스크층의일부를제거하여저밀도마스크패턴을형성한다. 제1 영역에제1 스페이서가전사된복수의협폭패턴을형성한다. 이와동시에, 제2 영역에저밀도마스크패턴이전사된광폭패턴을형성한다.

公开(公告)号：KR1020130110819A

公开(公告)日：2013-10-10

申请号：KR1020120033086

申请日：2012-03-30

Applicant: 삼성전자주식회사

Inventor： 심재황

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L27/0207 ,  H01L27/11519 ,  H01L27/11524 ,  H01L21/28273

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof block a connection path between an air gap and the outside by filling a void or a seam between adjacent contact pads with a buried insulating layer. CONSTITUTION: A selection transistor (STr) is extended in a first direction on a substrate. The selection transistor includes a gate insulating layer (140) and gate electrodes (134, 138). Multiple cell transistors (CTr) are extended in the first direction between the adjacent selection transistors. Contact pads are arranged on one end of the cell transistors. Insulating layers (145, 160, 175) cover the selection transistors, the cell transistors, and the contact pads. A buried insulating layer (170) fills a void or a seam (165) within the insulating layer covering the gap between the contact pads.

Abstract translation: 目的：一种半导体器件及其制造方法，通过用埋入绝缘层填充相邻接触焊盘之间的空隙或接缝来阻断气隙与外部之间的连接路径。 构成：选择晶体管（STr）在衬底上沿第一方向延伸。 选择晶体管包括栅极绝缘层（140）和栅电极（134,138）。 多个单元晶体管（CTr）在相邻的选择晶体管之间沿第一方向延伸。 接触焊盘布置在单元晶体管的一端。 绝缘层（145,160,175）覆盖选择晶体管，单元晶体管和接触焊盘。 掩埋绝缘层（170）填充覆盖接触焊盘之间的间隙的绝缘层内的空隙或接缝（165）。

公开(公告)号：KR1020120041558A

公开(公告)日：2012-05-02

申请号：KR1020100103057

申请日：2010-10-21

Applicant: 삼성전자주식회사

Inventor： 심재황 ,  김민철

IPC: H01L21/8247 ,  H01L27/115

CPC classification number: H01L21/3086 ,  H01L21/0337 ,  H01L21/0338 ,  H01L21/3088 ,  H01L21/31144 ,  H01L27/11519 ,  H01L27/11531 ,  H01L27/11548 ,  H01L21/28141

Abstract: PURPOSE: A method for manufacturing a semiconductor device is provided to prevent circuit patterns to receive fitting damage by patterning an etching object film in a peripheral area through a separate photolithography process. CONSTITUTION: An etching object film(102) is formed on a substrate(100) including a cell area, a connection area, and a peripheral area. A sacrificing layer is formed on the etching object film. The sacrificing layer is formed by successively vaporizing a first material film(103a) and a second material layer(103b). A sacrifice pattern structure is formed by patterning the sacrificing layer formed on the cell area and the connection area. A spacer covering sidewalls of the sacrifice pattern structure is formed. The cell area firstly etches the etching object film by using the sacrifice pattern structure as an etching mask. A photo-resist film is formed on the etching object film.

Abstract translation: 目的：提供一种用于制造半导体器件的方法，以通过单独的光刻工艺在周边区域中对蚀刻对象膜进行图案化来防止电路图案接收配件损伤。 构成：在包括单元区域，连接区域和周边区域的基板（100）上形成蚀刻对象膜（102）。 在蚀刻对象膜上形成牺牲层。 牺牲层通过依次蒸发第一材料膜（103a）和第二材料层（103b）而形成。 通过图案化形成在单元区域和连接区域上的牺牲层来形成牺牲图案结构。 形成覆盖牺牲图案结构的侧壁的间隔物。 细胞区域首先通过使用牺牲图案结构作为蚀刻掩模蚀刻蚀刻对象膜。 在蚀刻对象膜上形成光刻胶膜。

公开(公告)号：KR1020110043300A

公开(公告)日：2011-04-27

申请号：KR1020090100351

申请日：2009-10-21

Applicant: 삼성전자주식회사

Inventor： 이영호 ,  김건수 ,  심재황 ,  신진현 ,  민경훈

IPC: H01L21/31 ,  H01L21/027

CPC classification number: H01L21/76229 ,  H01L21/823481 ,  H01L27/1052 ,  G03F7/70475

Abstract: PURPOSE: A method for forming an active region structure is provided to stably form a peripheral trench and cell active regions on a semiconductor substrate by overcoming the limit of a semiconductor etching process and a semiconductor photo lithography process. CONSTITUTION: A semiconductor substrate includes a cell array region and a peripheral circuit region. Upper and lower mask layers are formed on the semiconductor substrate. A cell trench(100) is formed by etching the semiconductor substrate, the upper mask layer, and the lower mask layer on a cell array region. A peripheral trench(120) is formed by etching the semiconductor substrate, the upper mask layer, and the lower mask layer on the peripheral circuit region. The peripheral trench is formed on the semiconductor substrate before the cell trench. The cell and peripheral trenches limit an active region structure(150).

Abstract translation: 目的：提供一种形成有源区结构的方法，通过克服半导体蚀刻工艺和半导体光刻工艺的极限，在半导体衬底上稳定地形成外围沟槽和电池有源区。 构成：半导体衬底包括电池阵列区域和外围电路区域。 在半导体衬底上形成上下掩模层。 通过在单元阵列区域上蚀刻半导体衬底，上掩模层和下掩模层来形成电池沟槽（100）。 通过蚀刻外围电路区域上的半导体衬底，上掩模层和下掩模层来形成外围沟槽（120）。 外围沟槽在单元沟道之前形成在半导体衬底上。 电池和外围沟槽限制有源区结构（150）。

公开(公告)号：KR1020100044541A

公开(公告)日：2010-04-30

申请号：KR1020080103721

申请日：2008-10-22

Applicant: 삼성전자주식회사

Inventor： 이영호 ,  심재황 ,  박상용 ,  박재관

IPC: H01L21/027

CPC classification number: H01L27/0207 ,  H01L21/0332 ,  H01L21/0337 ,  H01L21/3081 ,  H01L21/3086 ,  H01L21/32139 ,  H01L21/76229 ,  H01L23/544 ,  H01L27/1052 ,  H01L27/11519 ,  H01L27/11526 ,  H01L27/11529 ,  H01L2924/0002 ,  H01L2924/14 ,  H01L2924/00

Abstract: 다양한폭을가지는패턴들을동시에형성하면서일부영역에서는더블패터닝기술에의해패턴밀도를배가시키는반도체소자의패턴형성방법을개시한다. 본발명에서는기판상의듀얼마스크층위에서로다른폭을가지는제1 식각마스크패턴및 제2 식각마스크패턴을형성하고, 이들을식각마스크로이용하여듀얼마스크층을식각하여서로다른폭을가지는제1 마스크패턴및 제2 마스크패턴을동시에형성한다. 제1 식각마스크패턴을제거한후 제1 마스크패턴의양 측벽을덮는제1 스페이서와, 제2 마스크패턴의양 측벽을덮는제2 스페이서를동시에형성한다. 제1 마스크패턴를제거한후, 제1 스페이서, 제2 마스크패턴, 및제2 스페이서를식각마스크로이용하여기판을식각한다.

Abstract translation: 目的：提供一种形成用于半导体器件的图案的方法，以便由于图案之间的宽度差异而不添加光刻工艺来降低制造成本。 构成：在衬底（300）上形成双掩模层。 第一蚀刻掩模图案和第二蚀刻掩模图案形成在双掩模层上。 通过蚀刻双掩模层同时形成第一和第二标记图案。 第一蚀刻掩模图案被去除。 同时形成第一间隔物（350A）和第二间隔物（350B）。 第一个掩模图案被删除。 衬底被蚀刻。

公开(公告)号：KR1020100001700A

公开(公告)日：2010-01-06

申请号：KR1020080061714

申请日：2008-06-27

Applicant: 삼성전자주식회사

Inventor： 이영호 ,  심재황 ,  박재관

IPC: H01L21/28

CPC classification number: H01L21/76897 ,  H01L21/76831 ,  H01L21/76883 ,  H01L23/485 ,  H01L27/115 ,  H01L27/11517 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device and a method of manufacturing the same are provided to secure an insulating distance between a wiring line and a contact plug by using an etch mask pattern for a contact hole. CONSTITUTION: A substrate(100) comprises a plurality of conductive regions. An interlayer insulation film(120) is formed on the substrate. A plurality of contact holes are formed in the interlayer insulation film in order to expose the conductive region. The first insulating film covers an upper cover of the interlayer insulation film. A plurality of contact plugs(140a) are respectively connected to a plurality of conductive regions through a plurality of contact holes. A plurality of insulating spacers(150a) cover the sidewall of the interlayer insulation film, the sidewall of a first insulating film, and the cover of the contact plug. A plurality of wiring lines are respectively electrically connected to a plurality of contact plugs.

Abstract translation: 目的：提供半导体器件及其制造方法，以通过使用用于接触孔的蚀刻掩模图案来确保布线和接触插塞之间的绝缘距离。 构成：衬底（100）包括多个导电区域。 在基板上形成层间绝缘膜（120）。 为了露出导电区域，在层间绝缘膜中形成多个接触孔。 第一绝缘膜覆盖层间绝缘膜的上盖。 多个接触插塞（140a）分别通过多个接触孔连接到多个导电区域。 多个绝缘隔板（150a）覆盖层间绝缘膜的侧壁，第一绝缘膜的侧壁和接触插塞的盖。 多个布线分别电连接到多个接触插塞。

公开(公告)号：KR1020090120315A

公开(公告)日：2009-11-24

申请号：KR1020080046287

申请日：2008-05-19

Applicant: 삼성전자주식회사

Inventor： 박상용 ,  박재관 ,  임용식 ,  심재황

IPC: H01L21/027

CPC classification number: H01L21/0337 ,  H01L21/0338 ,  H01L21/31144 ,  H01L21/32139 ,  G03F7/70466

Abstract: PURPOSE: A method of manufacturing a semiconductor device is provided to form insertion patterns with an even number between the first basic pattern and the second basic pattern by a double patterning method. CONSTITUTION: A method of manufacturing a semiconductor device comprises the following steps. The first material film(34) is formed on a semiconductor substrate. The first pattern(35a) of the second material film including a trench(T2) partially etched in a depth direction on an upper surface is formed on the first material film. Hard mask film patterns(37-2,37-3,37-1) corresponding respectively to regions of the first basic pattern, the second basic pattern and the first insertion pattern are formed. The first pattern of the second material film is etched to form the second pattern of the second material film by etching the first pattern of the second material film to expose the first material film by the hard mask film pattern as an etching mask.

Abstract translation: 目的：提供一种制造半导体器件的方法，通过双重图案化方法在第一基本图案和第二基底图案之间形成具有偶数的插入图案。 构成：制造半导体装置的方法包括以下步骤。 第一材料膜（34）形成在半导体衬底上。 在第一材料膜上形成包括在上表面上沿深度方向部分蚀刻的沟槽（T2）的第二材料膜的第一图案（35a）。 形成对应于第一基本图案，第二基本图案和第一插入图案的区域的硬掩模膜图案（37-2,37-3,37-1）。 通过蚀刻第二材料膜的第一图案来蚀刻第二材料膜的第一图案以形成第二材料膜的第二图案，以通过硬掩模膜图案作为蚀刻掩模暴露第一材料膜。