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公开(公告)号：KR100679261B1
公开(公告)日：2007-02-05
申请号：KR1020050038785
申请日：2005-05-10
Applicant: 삼성전자주식회사
IPC: H03L7/08
CPC classification number: H03K5/13 , H03K2005/00052 , H03L7/07 , H03L7/0814
Abstract: 본 발명은 위상 인터폴레이션 회로 및 그에 따른 위상 인터폴레이션 신호의 발생방법에 관한 것으로, 본 발명에 따른 서로 다른 위상을 가지는 적어도 두개의 입력신호들을 수신하여, 상기 입력신호들 사이에 존재하는 특정 위상을 가지는 위상 인터폴레이션 신호를 출력하는 위상 인터폴레이션 회로는, 출력노드를 전원전압레벨로 프리차아지시킨 상태에서, 상기 두개의 입력신호 중 제1입력신호가 입력되면 제1인터폴레이터 제어신호에 의해 상기 출력노드를 디스차아지 시키고, 이후 상기 두개의 입력신호중 나머지 입력신호인 제2입력신호가 입력되면 제2인터폴레이터 제어신호에 의해 추가적으로 상기 출력노드를 디스차아지시키는 인터폴레이터부와; 상기 인터폴레이터부의 출력노드의 전압레벨과 기준전압레벨을 비교하여 이에 대응되는 비교신호를 출력하는 비교부와; 상기 비교부의 출력신호에 응답하여 이에 대응되는 숏펄스를 발생시키는 숏펄스 발생부를 구비한다. 본 발명에 따르면 저전압 동작이 가능하며 에러없는 정확한 위상 인터폴레이션 신호의 발생이 가능하다.
위상, 인터폴레이션, 디더링, D/A컨버터, 숏펄스, 전류소스-
公开(公告)号：KR1020060112011A
公开(公告)日：2006-10-31
申请号：KR1020050034348
申请日：2005-04-26
Applicant: 삼성전자주식회사
IPC: H03L7/00 , G11C11/407
CPC classification number: H03L7/0814 , H03L7/07
Abstract: A delay lock loop circuit and a method for generating transmitter core clock signals are provided to reduce the errors by not using the DCC circuit and to facilitate control by controlling a phase multiplexer circuit and a phase interpolator circuit as the same control signal. In a delay lock loop circuit, a delay circuit unit(210) outputs a plurality of reference clock signals having different phases by delaying an external clock signal through a plurality of delay units formed as a chain shape. A transmitter core clock signal generating unit(300) independently generates transmitter core clock signals of the half number of the reference clock signals by independently selecting and controlling the two reference signals among the plurality of reference clock signals, wherein the transmitter core clock signals have different phases and the same cycle with the external clock signal.
Abstract translation: 提供延迟锁定环电路和用于产生发射机核心时钟信号的方法，以通过不使用DCC电路来减少误差，并且通过控制相位多路复用器电路和相位内插器电路作为相同的控制信号来促进控制。 在延迟锁定环电路中，延迟电路单元（210）通过将形成为链形的多个延迟单元延迟外部时钟信号来输出具有不同相位的多个参考时钟信号。 发射机核心时钟信号发生单元（300）通过独立地选择和控制多个参考时钟信号中的两个参考信号来独立地生成半个参考时钟信号的发射机核心时钟信号，其中发射机核心时钟信号具有不同的 相位和周期与外部时钟信号相同。
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公开(公告)号：KR100576156B1
公开(公告)日：2006-05-03
申请号：KR1020030073862
申请日：2003-10-22
Applicant: 삼성전자주식회사
IPC: H01L23/28
CPC classification number: H01L24/13 , H01L23/16 , H01L23/3114 , H01L23/49838 , H01L24/14 , H01L24/16 , H01L24/17 , H01L24/29 , H01L24/30 , H01L24/32 , H01L24/73 , H01L24/81 , H01L2224/0401 , H01L2224/05124 , H01L2224/05155 , H01L2224/05166 , H01L2224/05171 , H01L2224/05647 , H01L2224/05655 , H01L2224/06102 , H01L2224/13076 , H01L2224/13082 , H01L2224/13111 , H01L2224/13113 , H01L2224/13144 , H01L2224/13147 , H01L2224/13155 , H01L2224/13164 , H01L2224/13169 , H01L2224/1357 , H01L2224/13611 , H01L2224/1403 , H01L2224/14051 , H01L2224/14131 , H01L2224/14136 , H01L2224/14155 , H01L2224/16 , H01L2224/1601 , H01L2224/29011 , H01L2224/29013 , H01L2224/29076 , H01L2224/30155 , H01L2224/30156 , H01L2224/73103 , H01L2224/73203 , H01L2224/81141 , H01L2224/81191 , H01L2224/81193 , H01L2224/81801 , H01L2924/00013 , H01L2924/01006 , H01L2924/01013 , H01L2924/01022 , H01L2924/01023 , H01L2924/01024 , H01L2924/01029 , H01L2924/01033 , H01L2924/01046 , H01L2924/01047 , H01L2924/0105 , H01L2924/01074 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/10253 , H01L2924/14 , H01L2924/351 , H05K3/3436 , H05K2201/094 , H05K2203/0465 , Y02P70/613 , H01L2924/00014 , H01L2924/01028 , H01L2924/01083 , H01L2224/13099 , H01L2924/00012 , H01L2924/3512 , H01L2924/00 , H01L2924/013
Abstract: A flip chip device may have a semiconductor chip with an active surface on which chip pads and a protective layer may be provided. Solder bumps may be provided on the active surface and electrically connected to the chip pads. And a solder bar may be provided on a portion of the protective layer. The solder bar may disperse thermal stress produced in the solder bumps. A metal core may be embedded within the solder bar. The flip chip device may be mounted on and flip-chip bonded to a substrate. The substrate may have land pads to which the solder bumps and the solder bar may be mechanically joined. The solder bar increases a joint area between the flip chip device and the substrate and reinforces solder connections therebetween.
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公开(公告)号：KR100558554B1
公开(公告)日：2006-03-10
申请号：KR1020040000860
申请日：2004-01-07
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: H03L7/0812 , H03K5/133 , H03K5/135
Abstract: 본 발명은 정확한 동기를 위한 내부 클럭 발생장치에 관한 것으로, 본 발명에 따른 내부 클럭 발생장치는, 제1기준 클럭 신호를 출력하는 입력 버퍼 회로와; 상기 제1기준 클럭 신호를 지연시켜 출력하는 딜레이 보상회로와; 지연된 클럭 신호를 정방향으로 순차적으로 지연시켜 지연 클럭 신호들을 각각 출력하는 정방향 딜레이 어레이와; 상기 제1기준 클럭 신호에 응답하여 발생된 제2기준 클럭 신호를 인가하는 복수 개의 로컬 클럭 드라이버들과; 제2기준 클럭 신호와 동기된 지연 클럭 신호를 검출하여 출력하는 미러 제어 회로와; 상기 미러 제어 회로에 의해서 검출되어 출력된 상기 지연 클럭 신호를 역방향으로 순차적으로 지연시켜 지연 클럭 신호를 출력하는 역방향 딜레이 어레이와; 상기 역방향 딜레이 어레이의 지연 클럭 신호를 버퍼링하여 내부 클럭 신호를 발생시키는 출력 버퍼 회로를 구비한다. 본 발명에 따르면, 기준 클럭신호의 지연 및 왜곡을 최소화하여 정확히 외부 클럭 신호와 동기되는 내부 클럭 신호가 발생된다.
외부 클럭, 로컬 클럭 드라이버, 로딩 커패시턴스, 내부 클럭, 기준 클럭,-
公开(公告)号：KR100528472B1
公开(公告)日：2005-11-15
申请号：KR1020030015761
申请日：2003-03-13
Applicant: 삼성전자주식회사
IPC: G11C11/40
CPC classification number: G11C29/12015 , G11C7/1072 , G11C7/222 , G11C7/225 , G11C29/14
Abstract: 여기에 개시되는 반도체 메모리 장치는 어드레스 클록 신호에 응답하여 외부 어드레스를 입력받는 어드레스 입력 회로와; 어드레스 입력 회로로부터의 어드레스에 응답하여 메모리 셀들을 선택하는 선택 회로와; 제 1 및 제 2 데이터 클록 신호들에 응답하여 독출 회로로부터의 데이터를 외부로 출력하는 데이터 출력 회로와; 그리고 외부 클록 신호 및 그의 상보 클록 신호에 응답하여 어드레스 클록 신호와 제 1 및 제 2 데이터 클록 신호들을 발생하는 내부 클록 발생 회로를 포함한다. 내부 클록 발생 회로는 테스트 모드시 외부 클록 신호의 2배 주기를 갖는 어드레스 클록 신호 및 제 1 및 제 2 데이터 클록 신호들을 발생한다.
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Patent Agency Ranking
公开(公告)号：KR1020050089499A
公开(公告)日：2005-09-08
申请号：KR1020040014953
申请日：2004-03-05
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: H03K3/356139
Abstract: 안정된 출력 스윙 폭과 안정된 지연 시간을 가지는 증폭 회로가 개시된다. 본 발명의 실시예에 따른 증폭 회로는 제 1 바이어스부, 제 2 바이어스부, 비교부 및 증폭부를 구비한다. 제 1 바이어스부는 소정의 전압 레벨을 유지하는 내부 기준 신호에 응답하여 제 1 전류의 전류 량을 일정하게 유지시킨다. 제 2 바이어스부는 외부 기준 신호를 수신하고 제어 전압에 응답하여 제 2 전류의 전류 량이 상기 제 1 전류의 전류량과 동일하도록 제어한다. 비교부는 제 1 노드의 전압 레벨과 제 2 노드의 전압 레벨을 비교하고 비교 결과에 따라 상기 제어 전압의 전압 레벨을 제어한다. 증폭부는 외부 입력 신호와 상기 외부 기준 신호의 전압 레벨을 비교하고 그 차이를 증폭하여 출력하며 상기 제어 전압에 응답하여 상기 외부 기준 신호의 레벨이 변화되더라도 제 3 전류의 전류 량이 상기 제 1 전류의 전류 량과 동일하도록 제어한다. 본 발명에 따른 증폭 회로 및 데이터 수신 회로는 외부 입력 신호 또는 외부 기준 신호의 전압 레벨의 변화에 무관하게 일정한 출력 스윙 폭과 일정한 지연 시간을 유지할 수 있는 장점이 있다.
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公开(公告)号：KR1020050029602A
公开(公告)日：2005-03-28
申请号：KR1020030065946
申请日：2003-09-23
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L2224/13099 , H01L2224/16 , H01L2924/01029 , H01L2924/01046 , H01L2924/01047 , H01L2924/01078 , H01L2924/01079 , H01L2924/01082 , H01L2924/014 , H01L2924/14 , H01L2924/00012
Abstract: A solder bump structure and a fabricating method thereof are provided to prevent a breakdown of a solder bump by forming metal projection parts at a substrate pad as well as an electrode pad of a semiconductor chip. An electrode pad(102) is formed on a semiconductor chip(101). One or more first metal projection parts are formed on an upper surface of the electrode pad. A substrate pad(108) is formed on a substrate on which the semiconductor chip is mounted. One or more second metal projection parts are formed on the substrate pad. A solder bump is formed between the electrode pad and the substrate pad. The first metal projection parts are arranged symmetrically on a plane of the electrode pad. The second metal projection parts are arranged symmetrically on a plane of the substrate pad. The first and second projection parts are fully buried into a solder bump.
Abstract translation: 提供了一种焊料凸块结构及其制造方法，以通过在衬底焊盘以及半导体芯片的电极焊盘处形成金属突起部来防止焊料凸块的破坏。 在半导体芯片（101）上形成电极焊盘（102）。 一个或多个第一金属突出部分形成在电极焊盘的上表面上。 在其上安装半导体芯片的基板上形成衬底焊盘（108）。 一个或多个第二金属突出部分形成在基板焊盘上。 在电极焊盘和衬底焊盘之间形成焊料凸块。 第一金属突起部分对称地布置在电极焊盘的平面上。 第二金属突起部分对称地布置在基板焊盘的平面上。 第一和第二投影部分完全埋入焊料凸块中。
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公开(公告)号：KR100418524B1
公开(公告)日：2004-02-11
申请号：KR1020010061579
申请日：2001-10-06
Applicant: 삼성전자주식회사
IPC: H03L7/00
Abstract: An internal clock generating circuit of a semiconductor device includes: a delay chain having a plurality of delay units for generating multi-phase clocks by adjusting an input clock; a thermometer for outputting a thermometer code value in response to an input selection data; a multiplexer for selectively outputting one of a plurality of clocks input from the delay chain in response to the thermometer code value of the thermometer; and a pulse regenerator for outputting an adjusted internal clock by restoring a pulse form of the clock output from the multiplexer into its original state and controlling the delay thereof as much as desired.
Abstract translation: 一种半导体器件的内部时钟生成电路包括：延迟链，具有多个延迟单元，用于通过调整输入时钟来生成多相时钟; 温度计，用于响应于输入选择数据输出温度计码值; 多路复用器，用于响应于温度计的温度计码值选择性地输出从延迟链输入的多个时钟中的一个时钟; 以及脉冲再生器，用于通过将从多路复用器输出的时钟的脉冲形式恢复到其初始状态并输出经调节的内部时钟，并且根据需要控制其延迟。
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公开(公告)号：KR100410555B1
公开(公告)日：2003-12-18
申请号：KR1020010043049
申请日：2001-07-18
Applicant: 삼성전자주식회사
IPC: G11C8/00
CPC classification number: H03L7/0805 , H03L7/07 , H03L7/0812
Abstract: An internal clock generating circuit and method for generating an internal clock phase-synchronized to an input clock with minimum delay and at high speed is disclosed. An internal clock generating circuit comprises a first delay control circuit for generating a first clock having the time delay of up to T/2 (where T is a cycle of an input clock) from the input clock and for generating a first variable delay control signal; and a second delay control circuit for generating a second clock in response to the first variable delay control signal, the second clock having the time delay of greater than T/2 from the input clock at an initial state and having the time delay of about T from the input clock in a phase-locked state.
Abstract translation: 公开了一种内部时钟产生电路和方法，用于产生与输入时钟以最小延迟和高速相位同步的内部时钟。 内部时钟产生电路包括第一延迟控制电路，用于从输入时钟产生具有高达T / 2（其中T是输入时钟的周期）的时间延迟的第一时钟并且用于产生第一可变延迟控制信号 ; 以及第二延迟控制电路，用于响应于第一可变延迟控制信号产生第二时钟，第二时钟从初始状态的输入时钟具有大于T / 2的时间延迟，并具有约T的时间延迟 从输入时钟处于锁相状态。
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公开(公告)号：KR1020030030218A
公开(公告)日：2003-04-18
申请号：KR1020010062065
申请日：2001-10-09
Applicant: 삼성전자주식회사
IPC: H03K19/0175
CPC classification number: H03K3/356113 , H03K3/356165 , H03K5/06
Abstract: PURPOSE: A level converter is provided to be capable of minimizing performance lowering of a semiconductor chip and of increasing a level conversion speed. CONSTITUTION: A level converting part(110) outputs a level conversion signal(OUT) having a different level from a level of an input signal in response to a rising edge of the input signal(IN). A delay part(120) delays the level conversion signal(OUT) of the level converting part(110). A self reset part(130) generates a reset signal in response to the delayed level conversion signal. A pulse width of the level conversion signal(OUT) is established by a sum of the established delay and an internal operation delay, based on the reset signal.
Abstract translation: 目的：提供一种电平转换器，以使半导体芯片的性能降低最小化并提高电平转换速度。 构成：响应于输入信号（IN）的上升沿，电平转换部分（110）输出具有与输入信号电平不同的电平的电平转换信号（OUT）。 延迟部分（120）延迟电平转换部分（110）的电平转换信号（OUT）。 自复位部件（130）响应于延迟电平转换信号产生复位信号。 电平转换信号（OUT）的脉冲宽度基于复位信号由所建立的延迟和内部操作延迟之和建立。
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