公开(公告)号：KR100735018B1

公开(公告)日：2007-07-03

申请号：KR1020050085431

申请日：2005-09-13

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석 ,  정용환 ,  변상만

IPC: G11C29/00

CPC classification number: G11C17/18

Abstract: 본 발명은 퓨즈 회로를 구비한 반도체 장치를 공개한다. 이 장치는 파워 업 신호에 응답하여 제1노드로 제1신호를 발생하는 제1신호 발생기, 제1신호에 응답하여 제2노드를 풀다운하는 풀다운 트랜지스터, 전원전압과 제2노드사이에 직렬 연결되고 컷팅이 되지 않았으면 제1신호에 응답하여 제2노드를 풀업하는 풀업 트랜지스터와 퓨즈, 제2노드의 신호를 버퍼하여 제어신호를 발생하고, 제2노드의 신호를 반전하여 제2노드의 신호를 반전한 신호를 발생하는 버퍼, 및 버퍼의 출력신호에 응답하여 제2노드를 리셋하는 스탠바이 리셋 트랜지스터를 구비하며, 풀다운 트랜지스터 및 스탠바이 리셋 트랜지스터의 문턱전압이 버퍼의 문턱전압에 비해서 낮은 문턱전압을 가지는 것을 특징으로 하는 복수개의 퓨즈 회로들로 구성되어 있다. 또한, 액티브시에 제2노드를 리셋하는 액티브 리셋 트랜지스터가 추가되어 구성되어 있다. 따라서, 퓨즈가 컷팅되지 않은 경우에 발생될 수 있는 원하지 않는 누설 전류를 제거할 수 있음은 물론, 퓨즈가 컷팅된 경우에 제어신호의 상태가 변화되는 것을 방지할 수 있다.

Abstract translation: 本发明公开了一种具有熔丝电路的半导体器件。 该装置包括响应于加电信号以在第一节点处产生第一信号的第一信号发生器，响应于第一信号来下拉第二节点的下拉晶体管， 上拉晶体管，用于响应于第一信号而拉高第二节点;熔丝，用于缓冲第二节点的信号;生成控制信号;反转第二节点的信号; 以及备用重置晶体管，用于响应于所述缓冲器的输出信号而重置所述第二节点，其中所述下拉晶体管和所述备用重置晶体管的阈值电压具有比所述缓冲器的阈值电压低的阈值电压 和多个熔丝电路。 另外，添加并配置用于在激活时复位第二节点的激活复位晶体管。 因此，可以消除当熔断器未被切断时可能发生的不希望的泄漏电流，并且还可以防止当熔断器被切断时控制信号的状态改变。

公开(公告)号：KR1020070057378A

公开(公告)日：2007-06-07

申请号：KR1020050116768

申请日：2005-12-02

Applicant: 삼성전자주식회사

Inventor： 김근업 ,  김창식 ,  이두선 ,  임종형

IPC: H01L21/66

CPC classification number: G01R1/06794 ,  G01R31/2884 ,  G01R31/2891 ,  H01L2224/05553 ,  H01L2924/13091 ,  H01L2924/00

Abstract: A probe sensing pad and a method for detecting a contact site for a probe needle using the same are provided to minimize damage to an edge portion of the probe sensing pad caused by contact of the probe needle, thereby reducing a failure of the probe sensing pad. First to fourth sensing members(104,106,108,110) include first to fourth sensing regions(104a,106a,108a,110a) made of a metal which are positioned adjacent to a probe region(102), respectively. Corresponding two of the first to the fourth sensing regions have substantially the same sizes and shapes, respectively. Each of the first to the fourth sensing elements has a grounded end portion. The first to the fourth sensing elements are composed of a MOS transistor and a resistor. To electrically separate the first to the fourth sensing regions from one another, isolation regions(112) are provided between adjacent sensing regions.

Abstract translation: 提供探针感测垫和用于检测使用其的探针的接触部位的方法以最小化由于探针接触导致的探针感测垫的边缘部分的损伤，从而减少探针感测垫的故障 。 第一至第四感测构件（104,106,108,110）包括分别与探针区域（102）相邻定位的由金属制成的第一至第四感测区域（104a，106a，108a，110a）。 相应的第一至第四感测区域中的两个分别具有基本上相同的尺寸和形状。 第一至第四感测元件中的每一个具有接地端部。 第一到第四感测元件由MOS晶体管和电阻器组成。 为了将第一感测区域与第四感测区域彼此电分离，隔离区域（112）设置在相邻感测区域之间。

公开(公告)号：KR1020070039223A

公开(公告)日：2007-04-11

申请号：KR1020050094293

申请日：2005-10-07

Applicant: 삼성전자주식회사

Inventor： 변상만 ,  강상석 ,  임종형 ,  정영희

IPC: H01L21/82 ,  H01L21/66

CPC classification number: G11C29/027

Abstract: 반도체 메모리 장치의 퓨즈센싱 출력회로가 게시된다. 본 발명의 을 구비한다. 본 발명의 소정의 등기화 인에이블 신호에 응답하여, 감지부의 제1 응답단자와 상기 제2 응답단자를 소정의 프리차이지 전압으로 등기화하는 등기화부를 구비한다. 본 발명의 퓨즈센싱 출력회로에서는, 등기화 인에이블 신호의 비활성에 응답하여, 제1 응답단자 및 제2 응답단자가 디벨로프를 시작한다. 따라서, 본 발명의 퓨즈센싱 출력회로에서는, 퓨즈의 절단여부에 대한 감지의 오동작 가능성이 현저히 감소된다.
퓨즈, 센싱, 결함셀, 스큐, 반도체, 메모리

公开(公告)号：KR100695037B1

公开(公告)日：2007-03-14

申请号：KR1020050086089

申请日：2005-09-15

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석 ,  변상만

IPC: G11C11/4074

Abstract: A method and a circuit for generating an internal source voltage of a semiconductor memory device are provided to generate an internal source voltage having a short set-up time by using two driving circuits. A circuit for generating an internal source voltage of a semiconductor memory device includes a first driving circuit(1100), a second driving circuit(1200), and a resistive element(1400). The first driving circuit receives a first node voltage, generates a stable first output voltage having a value between first and second reference voltages based on the first and second reference voltages, and supplies the first output voltage to the first node. The second driving circuit receives a second node voltage, generates a stable second output voltage having a value between the first and second reference voltages based on the first and second reference voltages, and supplies the second output voltage to the second node. The resistive element is coupled between the first and second nodes. The internal source voltage is generated at the second node.

Abstract translation: 提供一种用于产生半导体存储器件的内部源极电压的方法和电路，以通过使用两个驱动电路来产生具有较短建立时间的内部源极电压。 用于产生半导体存储器件的内部源电压的电路包括第一驱动电路（1100），第二驱动电路（1200）和电阻元件（1400）。 第一驱动电路接收第一节点电压，基于第一和第二参考电压生成具有介于第一和第二参考电压之间的值的稳定的第一输出电压，并且将第一输出电压提供给第一节点。 第二驱动电路接收第二节点电压，基于第一和第二参考电压生成具有介于第一和第二参考电压之间的值的稳定的第二输出电压，并且将第二输出电压提供给第二节点。 电阻元件耦合在第一和第二节点之间。 内部电源电压在第二个节点处生成。

公开(公告)号：KR100684904B1

公开(公告)日：2007-02-20

申请号：KR1020050071750

申请日：2005-08-05

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석

IPC: G11C7/10

CPC classification number: G11C7/1078 ,  G11C5/063 ,  G11C7/1048 ,  G11C7/1057 ,  G11C7/1084

Abstract: 본 발명에 따른 반도체 메모리 장치는 패드를 통해 입력되는 신호의 위상 변화를 감지하여 종단 저항값을 조절하는 온 다이 종단 회로를 포함한다. 온 다이 종단 회로는 클록 신호의 n(n은 자연수) 주기 동안 동일한 위상의 신호가 입력되는 경우에 종단 저항값을 가변한다. 본 발명에 의하면, 동작 잡음(ISI)의 영향을 줄일 수 있다.

公开(公告)号：KR100612034B1

公开(公告)日：2006-08-11

申请号：KR1020040087768

申请日：2004-11-01

Applicant: 삼성전자주식회사

Inventor： 임종형

IPC: G11C29/00 ,  G11C7/00

CPC classification number: G11C29/46

Abstract: 소정 조건이 만족되는 경우에만 외부 클럭의 변화를 반영하는 내부 클럭 신호를 이용하는 반도체 메모리 장치의 내부 테스트 모드 진입방법 및 진입장치가 개시되어 있다. 내부 테스트 모드 진입방법은 내부 클럭 신호를 발생시키는 단계, 내부 클럭 신호를 이용하여 소정의 어드레스 조합에 의하여 발생하는 어드레스 조합신호를 발생시키는 단계 및 내부 클럭 신호 및 어드레스 조합신호를 이용하여 내부 테스트 모드 진입 동작을 수행하는 단계를 포함한다. 내부 테스트 모드 진입회로는 내부 클럭 발생부에서 소정 조건이 만족되는 경우에만 외부 클럭의 변화를 반영하는 내부 클럭 신호를 발생시킨다. 불필요한 어드레스 조합신호의 샘플링을 방지할 수 있어 타이밍 마진을 확보할 수 있다.

公开(公告)号：KR100510463B1

公开(公告)日：2005-10-24

申请号：KR1019980014056

申请日：1998-04-20

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석

IPC: G11C11/40

Abstract: 본 발명은 폴드 비트라인 구조를 갖는 반도체 메모리 장치에 관한 것이다. 본 발명은 교대로 배치된 다수개의 비트라인들 및 다수개의 상보 비트라인들, 상기 비트라인들 및 상보 비트라인들과 절연적으로 교차하는 다수개의 워드라인들, 상기 비트라인들 및 상보 비트라인들과 상기 워드라인들이 교차하는 교점들에 하나씩 선택적으로 배치된 다수개의 메모리 셀들, 및 상기 비트라인들과 상보 비트라인들 중 하나의 비트라인과 하나의 상보 비트라인에 각각 연결되며 양측에 대응되도록 배치된 다수개의 감지 증폭기들을 구비하고, 상기 메모리 셀들은 4개씩 인접하여 배치되며, 상기 4개의 메모리 셀들로 구성된 그룹들은 마름모 형태로 배치됨으로써 비트라인들과 상보 비트라인들에 발생하는 결합 캐패시턴스들이 감소된다.

公开(公告)号：KR1020040079748A

公开(公告)日：2004-09-16

申请号：KR1020030014780

申请日：2003-03-10

Applicant: 삼성전자주식회사

Inventor： 이유림 ,  임종형

IPC: G11C11/407

CPC classification number: G11C11/408 ,  G11C11/40611 ,  G11C11/40615

Abstract: PURPOSE: A memory device for performing a refresh operation with changing memory block and a method for refreshing the same are provided to sufficiently secure a bit line precharge time since the refresh operation is performed with moving the memory blocks. CONSTITUTION: A memory device for performing a refresh operation with changing memory block includes a plurality of memory cell blocks(BLK0-BLK9), a refresh address counter and a row decoder. The plurality of memory cell blocks(BLK0-BLK9) is arranged by a plurality of memory cells. The refresh address counter generates a refresh address to refresh the memory cells according to the refresh command. The row decoder enables the word line of the memory cells by receiving the refresh addresses and connects the least significant bit of the refresh address to the address signal to select the memory cell blocks(BLK0-BLK9).

Abstract translation: 目的：提供一种用于通过改变存储器块执行刷新操作的存储器件及其刷新方法，以便由于通过移动存储器块执行刷新操作来充分确保位线预充电时间。 构成：用于通过改变存储块执行刷新操作的存储器件包括多个存储器单元块（BLK0-BLK9），刷新地址计数器和行解码器。 多个存储单元块（BLK0-BLK9）由多个存储单元布置。 刷新地址计数器根据刷新命令产生刷新地址以刷新存储器单元。 行解码器通过接收刷新地址来实现存储器单元的字线，并将刷新地址的最低有效位连接到地址信号以选择存储单元块（BLK0-BLK9）。

公开(公告)号：KR100429862B1

公开(公告)日：2004-07-19

申请号：KR1019970026736

申请日：1997-06-24

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석 ,  주재훈 ,  최창주

IPC: G11C5/14

Abstract: PURPOSE: An internal power supply control circuit of a semiconductor device is provided to minimize power consumption during an operation standby state. CONSTITUTION: An internal power supply unit(8) generates an internal power supply voltage(IVCC) to drive a semiconductor device by receiving an external power supply voltage(EVCC). An internal power supply sensing unit(10) generates the first and the second internal power supply voltage sensing signal by sensing the output of the internal power supply voltage from the internal power supply unit. A main buffer unit(2) is driven by the internal power supply voltage and outputs the second chip enable signal of CMOS level by receiving the first internal power supply voltage sensing signal and the first chip enable signal of TTL level. A dummy buffer unit(3) is driven by the external power supply voltage and outputs an internal power supply recovery signal. A timer unit generates an internal power supply prevention signal to prevent the internal power supply voltage. And an internal power supply control unit outputs an internal power supply control signal.

公开(公告)号：KR100378182B1

公开(公告)日：2003-03-29

申请号：KR1020000052663

申请日：2000-09-06

Applicant: 삼성전자주식회사

Inventor： 임종형 ,  강상석 ,  이현석

IPC: H03K19/00

CPC classification number: G11C7/1084 ,  G11C7/1045 ,  G11C7/1078

Abstract: An input circuit having one or more individual signature circuits connected in parallel between an input line and an voltage node in a semiconductor device and an individual signature circuit are provided. The individual signature circuits are isolated from an input/output port to which a high frequency signal is applied so that the input/output port of the semiconductor device can operate at high speed. The signature circuits are provided for an input/output port to which a relatively low frequency signal is applied. An individual signature circuit includes an indexer and a selector connected in series between the voltage node and the input line. The selector includes two terminals which are electrically short-circuited or snapped in response to a control signal, and the indexer includes one or more voltage reducing devices connected in series between input and output terminals of the indexer and signature fuses each of which is connected in parallel to corresponding one of the voltage reducing devices. Voltage drop in the indexer varies with a combination of the signature fuses which are cut or uncut. By varying a voltage drop of an indexer in each of the individual signature circuits, a number of indexes are obtained to index various kinds of information of a semiconductor device.

Abstract translation: 提供了具有并联连接在半导体器件中的输入线和电压节点之间的一个或多个个体签名电路的输入电路以及个体签名电路。 各个签名电路与施加有高频信号的输入/输出端口隔离，使得半导体装置的输入/输出端口可以高速操作。 签名电路被提供给输入/输出端口，对其施加相对低频率的信号。 个体签名电路包括串联连接在电压节点和输入线之间的分度器和选择器。 选择器包括响应于控制信号而被电短路或捕捉的两个端子，并且分度器包括串联连接在分度器和签名熔断器的输入和输出端子之间的一个或多个电压降低装置，每个连接到 平行于相应的一个电压降低装置。 分度器中的电压降随着切割或未切割的标志性保险丝的组合而变化。 通过改变每个个体签名电路中的索引器的电压降，获得多个索引以索引半导体器件的各种信息。