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公开(公告)号：KR1019980026505A
公开(公告)日：1998-07-15
申请号：KR1019960044944
申请日：1996-10-09
Applicant: 삼성전자주식회사
IPC: G11C11/407
Abstract: 본 발명은 데이터 센싱 속도 및 데이터 센싱 마진을 향상시킬 수 있는 반도체 메모리 장치의 비트라인 프리챠지 전압발생회로에 관한 것으로서, 이 회로에 의하면 데이터 독출 동작시 비트라인 프리챠지 구간에서 비트라인을 프리챠지하는 전압레벨을 종래와 같이 0볼트로 프리챠지하지 않고 제 5 기준전압으로하여 이에 따라 소정 전압으로 비트라인을 프리챠지시킬 수 있다. 이로서, 데이터 센싱 구간에서 상기 제 5 기준전압에 대응되는 소정 전압으로 프리챠지된 비트라인에 온 셀이 선택된 경우, 센싱에 필요한 전압 레벨로 디스챠지되는데 소요되는 시간이 종래에 비해 상대적으로 감소된다. 이로서, 데이터 독출 동작시 데이터 센싱 속도 및 데이터 센싱 마진을 향상시킬 수 있다.
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公开(公告)号：KR1019980015041A
公开(公告)日：1998-05-25
申请号：KR1019960034256
申请日：1996-08-14
Applicant: 삼성전자주식회사
IPC: H01L21/60
Abstract: 본 발명은 반도체 제조 공정 중 와이어 본더의 히터 블록 고정 장치에 관한 것으로, 상기 히터 블록을 고정하기 위한 장치로서 종래의 볼팅 체결 방식을 지양하고 조의 구속 수단에 의하여 상기 히터 블록이 고정된다는 점이다.
본 발명에 의하여 히터 블록은 압축 코일의 탄성력에 의하여 일정한 압력으로 예열 장치의 몸체에 고정되고, 상기 코일 스프링지지 방식으로 히터 블록을 고정시키는 것을 특징으로 하는 본 발명으로 인하여 종래 볼팅 체결 방식의 번거로움과 볼트와 탭부의 파손을 방지할 수 있으며, 디바이스 변경시 히터 블록을 교체할 때 신속함과 셋팅의 편리함을 가져오게 되었다.-
公开(公告)号：KR1019970029857A
公开(公告)日：1997-06-26
申请号：KR1019950040989
申请日：1995-11-13
Applicant: 삼성전자주식회사
IPC: G11C16/06
Abstract: 1. 청구범위에 개재된 발명이 속한 기술분야;
불휘발성 반도체 메모리 장치의 로우 디코더 회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제;
네이티브 엔형 트랜지스터를 사용하지 않고 고전압 발생부의 출력을 전압레벨의 손실없이 워드라인에 전달하기 위한 불휘발성 반도체 메모리 장치의 로우 디코더 회로를 제공함에 있다.
3. 발명의 해결방법의 요지;
특정 워드라인을 선택하기 위하여 전원전압보다 높은 레벨의 전압을 출력하기 위한 제1수단과, 드레인으로는 상기 제1수단의 출력전압이 인가되고 게이트와 소오스가 함께 연결된 엔형 공핍형 트랜지스터와, 상기 엔형 공핍형 트랜지스터와 접지전압 사이에 채널이 직렬로 연결되고 게이트로는 특정 로우 디코더를 선택하기 위한 외부 입력신호들이 각기 수신되는 제1, 2, 3엔형 트랜지스터와, 상기 제1수단과 접지전압 사이에 채널이 직렬로 연결되고 게이트로는 상기 앤형 공핍형 트랜지스터의 소오스와 상기 제1엔형 트랜지스터의 드레인의 공통 접합점인 제1노드와 연결되어 상기 제1노드의 전압을 반전시키기 위한 제2수단과, 일측에는 특정 워드라인 선택신호들이 각기 수신되고 타측에는 서로 상보전압인 상기 제1노드의 전압과 상기 제2수단의 출 전압에 의해 각기 게이팅되는 다수개의 전송 게이트 수단들을 가지는 것을 요지로 한다.
4. 발명의 중요한 용도;
불휘발성 반도체 메모리 장치의 로우 디코더 회로에 적합하다.-
公开(公告)号：KR1019970019056A
公开(公告)日：1997-04-30
申请号：KR1019950030337
申请日：1995-09-16
Applicant: 삼성전자주식회사
IPC: H03K19/00
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술 분야; 본 발명은 반도체 메모리 장치내의 출력버퍼회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제; 저전압 동작시 처리 시간을 감소시킬 수 있는 데이타 출력버퍼를 제공한다.
3. 발명의 해결방법의 요지; 동작전압에 따라 저전압 동작시에는 하이레벨을 출력하고, 고전압 동작시에는 로우레벨을 출력하는 동작전압 감지회로부와, 상기 동작전압 감지회로부의 출력을 인가받은 신호는 데이타 출력버퍼로 부터의 제1신호에 의해 제어되고 출력은 입출력 패드로 전달하는 제1, 2보조 입출력 드라이버 제어회로부와, 상기 제1신호를 인가받아 상기 입출력 패드로 출력을 전달하는 입출력 드라이버 제어회로부를 구비한 출력 버퍼회로를 제공함에 있다.
4. 발명의 중요한 용도; 빠른 속도를 요구하는 반도체 메모리 장치에 적합하게 사용된다.-
公开(公告)号：KR1019970013378A
公开(公告)日：1997-03-29
申请号：KR1019950024426
申请日：1995-08-08
Applicant: 삼성전자주식회사
IPC: H01L27/115
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야 : 공정 마진을 확보하기 위한 단위 셀이 하나의 트랜지스터로 구성되는 난드형 불휘발성 반도체 메모리 장치의 레이아웃 방법에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 : 각각의 비트라인들에 대칭적으로 위치한 디플리션 트랜지스터와 인핸스먼트 트랜지스터의 패턴현사으로 인해 발생하는 로링현상을 최소화하기 위한 불휘성 반도체 메모리 장치의 레이아웃 방법을 제공함에 있다.
3. 발명이 해결방법의 요지 : 홀수번째 비트라인에서 좌측스트링의 인핸스먼트 트랜지스터와 디플리션 트랜지스터의 연결위치와 상기 디플리션 트랜지스터의 연결위치와 짝수번째 상기 비트라인에서 좌측스트링의 상기 인핸스먼트 트랜지스터와 상기 디플리션 트랜지스터의 연결위치를 동일하게 배열하여 증가된 패턴으로 인한 최소화된 로딩현상을 가지는 것을 요지로 한다.
4. 발명의 중요한 용도 : 로딩현상이 최소화된 불휘발성 반도체 메모리 장치의 제조방법에 이용된다.-
Patent Agency Ranking
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公开(公告)号：KR1019960006748B1
公开(公告)日：1996-05-23
申请号：KR1019930005329
申请日：1993-03-31
IPC: H01L27/10
CPC classification number: H01L27/115 , G11C17/123 , H01L27/112
Abstract: The nonvolatile semiconductor integrated circuit has designed to provide features including: a memory cell structure of high adoptability at low voltage of power supply; high speed access at reading operation; a memory cell structure minimizing bit-line coding; enhancement of operation characteristics at low voltage and high speed data access by solving the problem of bit-line loading capacitance significantly; a memory cell structure improving the problem of junction capacitance occurring between a memory cell and a bit-line connections; a cell structure solving the problem of overlapped capacitance of enhancement type transistor; and a cell structure improving the problem of loading capacitance as the integrity of memory cell increases. The integrated circuit device has a matrix structure and its unit cell consists of 2 memory strings connected to one bit-line, BL.
Abstract translation: 非易失性半导体集成电路被设计为提供特征，包括：在低电压下具有高可采用性的存储单元结构; 阅读操作高速访问; 使位线编码最小化的存储单元结构; 通过解决位线负载电容问题，提高低电压和高速数据访问的运行特性; 存储单元结构改善存储单元和位线连接之间发生的结电容的问题; 解决增强型晶体管重叠电容问题的电池结构; 以及随着存储单元的完整性增加而加载电容的问题的电池结构。 集成电路器件具有矩阵结构，其单元由连接到一个位线BL的2个存储器串构成。
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公开(公告)号：KR1019960006722B1
公开(公告)日：1996-05-22
申请号：KR1019930003738
申请日：1993-03-12
Applicant: 삼성전자주식회사
IPC: H01L27/10
CPC classification number: G11C16/0483 , G11C17/123
Abstract: The nonvolatile semiconductor integrated circuit in which a plurality of memory cells whose channels are serially connected forms one unit memory string and a plurality of unit memory strings in column and row directions forms a cell array, includes at least two string selection transistors serially connected to one end of the unit memory string and controlled by a predetermined string selection signal, and at least two string selection and ground selection transistors connected to the other end of the unit memory string and controlled by a predetermined ground selection signal.
Abstract translation: 其中其通道串联连接的多个存储单元形成单行存储器串和列和行方向的多个单位存储器串的非易失性半导体集成电路形成单元阵列，包括串联连接到一个单元存储器的至少两个串选择晶体管 连接到单位存储器串的另一端并由预定的接地选择信号控制的至少两个串选择和地选择晶体管。
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公开(公告)号：KR1019950013342B1
公开(公告)日：1995-11-02
申请号：KR1019920018250
申请日：1992-10-06
Applicant: 삼성전자주식회사
IPC: G11C29/00
CPC classification number: G11C29/822
Abstract: The circuit consists of a cell array connected to output unit through bit lines, a memory cell array and redundancy cell array formed by separating word lines, a low predecoder for generating word line operating signals, a low decoder and redundancy low decoder which selectively operates word lines of the memory cell array and redundancy cell array, and a redundancy address decoder activating the low decoder or redundancy low decoder by comparing external addresses and the programmed addresses.
Abstract translation: 该电路由通过位线连接到输出单元的单元阵列，通过分离字线形成的存储单元阵列和冗余单元阵列，用于产生字线操作信号的低预解码器，选择性地操作字的低解码器和冗余低解码器 存储单元阵列和冗余单元阵列的行，以及通过比较外部地址和编程地址来激活低解码器或冗余低解码器的冗余地址解码器。
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