Abstract:
본 발명은 갈륨비소를 기판으로 사용하는 각종 화합물 반도체 소자의 제조방법에 관한 것으로서, 화합물 반도체 기판(1)을 준비하는 공정과, 상기 반도체 기판(1)상에 유전체 박막(2)을 형성하는 공정과, 상기 유전체 박막(2) 상에 도포 및 감광막(3)을 식각하여 역메사 패턴의 식각된 부분을 갖는 공정과, 상기 역메사 패턴에 의해 노출된 상기 유전체 박막(2)을 상기 기판(1)에 대해 소정 각도로 경사되게 식각하는 공정과, 전자빔 가열방식을 이용하여 상기 식각공정과는 반대되는 방향의 경사각으로 상기 감광막(3)상에 게이트 금속(6)을 형성하되, 상기 역메사 패턴에 있어서 노출된 기판(1) 상에 역메사 구조의 게이트(7)가 형성하는 공정과, 게이트 금속(6)과 감광막(3) 및 유전체 박막(2)을 차례로 식각하여 상기 기판(1)에 형성된 역메사 구조의 게이트(7)만 남 게 하는 공정과, 상기 기판(1) 상에 도포된 소정 패턴의 감광막(3a)에 의해 오믹금속(8)을 형성하는 소스전극(9)과 드레인 전극(10) 및 게이트 전극을 형성하는 공정을 포함한다.
Abstract:
forming a n+-GaAs epitaxial layer 2, n+-GaAs sub-collector layer 3, n-GaAs collector layer 3, p+-base layer 4, n-AlGaAs emitter layer 5 and n+-GaAs cap layer 6 on a GaAs substrate 1 sequentially; forming a photoresist pattern 7 on the n+-GaAs cap layer 6; forming a collector contact region 2a by etching to the n+-GaAs sub-collector layer 3 using the photoresist pattern as a mask; forming a photoresist pattern 7a on the n+-GaAs cap layer 6, and forming a base contact region 4a and emitter contact region 6a by etching the GaAs cap layer 6 and AlGaAs emitter layer 5, and removing the photoresist pattern 7a; forming a AlAs passivation layer 8 and GaAs layer 9 on the collector contact region 2a, base contact region 4a and emitter contact region 6a at the normal temperature sequentially; selective etching the GaAs layer 9 and passivation layer 9; and forming a metal electrodes on the etched portion, thereby reducing the leakage current at the surface of the device.
Abstract:
1. 청구범위에 기재된 발명이 속하는 기술 분야 본 발명은 OFDM/SDMA 기반 셀룰러 시스템의 하향링크 자원할당 장치 및 방법에 관한 것임. 2. 발명이 해결하려고 하는 기술적 과제 본 발명은 OFDM/SDMA 기반 셀룰러 시스템에서 MAC 계층 이상의 상위 계층에서의 QoS 파라미터(High Layer QoS parameter)를 고려함으로써 시스템 수율 손실을 최소화하면서 상위 계층에서의 QoS(High Layer QoS) 요구 조건을 반영할 수 있는 하향링크 자원할당 장치 및 방법을 제공하는데 그 목적이 있다. 3. 발명의 해결방법의 요지 본 발명은 OFDM/SDMA를 사용하는 이동통신시스템에서 사용자 단말로 무선자원을 할당하는 하향링크 자원할당 장치로서, 복수의 서브 밴드에 대하여 상기 단말에 대한 수율 최대화 메트릭을 생성하는 수율최대화 메트릭 생성부, 상기 단말이 요구하는 상위계층 QoS 정보를 획득하는 QoS 정보 획득부, 상기 QoS 정보를 이용하여 QoS 메트릭을 생성하는 QoS 메트릭 생성부, 및 상기 수율 최대화 메트릭 및 상기 QoS 메트릭을 이용하여 상기 복수의 서브 밴드 가운데 상기 단말로 할당할 서브 밴드를 선택하는 무선자원 할당부를 포함한다. 4. 발명의 중요한 용도 본 발명은 하향링크 자원할당을 수행하는 OFDM/SDMA 기반 시스템 등에 이용 됨. OFDM, SDMA, 수율 최대화(Throughput Maximization), High Layer QoS
Abstract:
Downlink radio resource allocation apparatus and method for guaranteeing QoS(Quality of Service) of each traffic data in an OFDM(Orthogonal Frequency Division Multiplexing)/SDMA(Space Division Multiple Access)-based cellular system are provided to be adopted in a multi-cell environment by considering adjacent cell interference information from the multi-cell environment in resource allocation. A downlink radio resource allocation apparatus includes a throughput maximization matrix generation unit, a QoS information obtaining unit(380), a QoS matrix generation unit, and a wireless resource allocation unit. The throughput maximization matrix generation unit generates a throughput maximization matrix of a mobile station for a plurality of sub bands. The QoS information obtaining unit obtains high layer QoS information needed in the mobile station. The QoS matrix generation unit generates a QoS matrix by using the QoS information. The wireless resource allocation unit selects the sub band allocated in the mobile station of the plurality of sub bands by using the throughput maximization matrix and the QoS matrix.
Abstract:
PURPOSE: A method for fabricating a heterojunction bipolar transistor is provided to improve planarization and integration, by defining an isolation region through a selective ion implantation process, by growing a base layer and an emitter layer while using a dielectric layer as a mask and by simultaneously forming an emitter electrode, a base ohmic electrode and a collector ohmic electrode. CONSTITUTION: The isolation region(103) is defined in a semi-insulating compound semiconductor substrate(101). A sub collector layer(104) and a collector layer(105) are continuously grown on the compound semiconductor substrate. The collector layer is etched to define an intrinsic base region(106). The first dielectric layer is formed on a side surface and an upper surface of the collector layer. A base region is formed on the collector layer. The second dielectric layer is formed on the base layer(108) to expose the intrinsic base region. The emitter layer(110) and an emitter cap layer(111) are formed on the exposed base region. The first dielectric layer and the collector layer are etched to form an open region(112) for a collector electrode. A primary collector electrode(113) is formed in the open region for the collector electrode. The second dielectric layer is etched to expose an outer base region of the base region so that an open region(114) for a base electrode is formed. The emitter electrode(115), the base electrode(116) and a secondary collector electrode(117) are simultaneously formed on the emitter cap layer, the open region for the base electrode and the primary collector electrode.