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公开(公告)号：KR101923968B1
公开(公告)日：2018-12-03
申请号：KR1020120146836
申请日：2012-12-14
Applicant: 한국전자통신연구원
IPC: H01L29/778 , H01L21/335
Abstract: 전계 효과 트랜지스터가 제공된다. 이 트랜지스터는 기판 상에 서로 이격되어 배치된 소스 전극 및 드레인 전극, 및 소스 전극과 드레인 전극 사이의 기판 상에 배치된 +형 게이트 전극을 포함한다.
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公开(公告)号：KR101775560B1
公开(公告)日：2017-09-07
申请号：KR1020100130291
申请日：2010-12-17
Applicant: 한국전자통신연구원
IPC: H01L21/336 , H01L29/78
CPC classification number: H01L29/7831 , H01L29/2003 , H01L29/404 , H01L29/42316 , H01L29/66462 , H01L29/66863 , H01L29/7787 , H01L29/812
Abstract: 본발명은전계효과트랜지스터및 그제조방법에관한것으로서, 반도체기판상부에소스, 드레인및 게이트전극을형성하는주요전극형성단계; 상기소스, 드레인및 게이트전극을포함하는반도체기판상부에절연막을증착하는절연막증착단계; 상기절연막상부에다층의감광막을증착하고패터닝하여개구부의노출층이서로다른다층의전계전극패턴을형성하는전계전극패턴형성단계; 상기전계전극패턴을식각마스크로이용한절연막식각공정을수행하여서로다른단차를가지는절연막을형성하는절연막식각단계; 및상기전계전극패턴을이용하여금속층을증착하고, 리프트오프 (Lift-off) 공정을수행하여상기서로다른단차를가지는절연막상부에전계전극을형성하는전계전극형성단계를포함한다.
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Patent Agency Ranking
公开(公告)号：KR1020170094814A
公开(公告)日：2017-08-22
申请号：KR1020160015725
申请日：2016-02-11
Applicant: 한국전자통신연구원
Inventor： 도재원 , 김해천 , 민병규 , 임종원 , 강동민 , 김동영 , 김성일 , 신민정 , 안호균 , 윤형섭 , 이상흥 , 이종민 , 장유진 , 정현욱 , 조규준 , 주철원
IPC: H01L29/778 , H01L29/16 , H01L29/66
Abstract: 반도체소자는, 기판상에순차적으로제1 반도체층과제2 반도체층을형성하고, 상기제2 반도체층상에그래핀층을형성하고, 상기그래핀층상에서로이격된소스전극과드레인전극을형성하고, 상기소스전극과상기드레인전극을마스크로하여그래핀층을패터닝하고, 상기제2 반도체층상면에절연막을형성하고, 상기제2 반도체층상면에게이트전극을형성함으로써제조될수 있다.
Abstract translation: 一种半导体器件，其特征在于，在衬底上依次形成第一半导体层的半导体层的第一半导体层，在第二半导体层上形成石墨烯层，在石墨烯层上形成源电极和漏电极， 使用源电极和漏电极作为掩模来图案化石墨烯层;在第二半导体层上形成绝缘膜;以及在第二半导体层上形成栅电极。
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公开(公告)号：KR1020160119328A
公开(公告)日：2016-10-13
申请号：KR1020150046989
申请日：2015-04-02
Applicant: 한국전자통신연구원
IPC: H03F3/60
Abstract: 본발명은 RF 전력소자내부정합형패키지용정합회로설계에적용하기위하여 RF 전력소자의특성을추출하는방법과이를이용하여구현한정합회로를포함하는전력증폭장치에관한것이다. 구체적으로, 본발명은전력소자의특성추출기준점을제안하고이를이용하여전력소자의특성추출을기존의모델링과디임베딩방식이아닌기준점을달리한측정방식을활용하여전력소자의특성을정확히추출한후 정합회로설계에활용하는방법및 이를통해구현된전력증폭장치를제공한다.
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公开(公告)号：KR1020150096568A
公开(公告)日：2015-08-25
申请号：KR1020140017242
申请日：2014-02-14
Applicant: 한국전자통신연구원
IPC: H01L29/423 , H01L21/285 , H01L29/66 , H01L29/812 , H01L21/283 , H01L29/778
CPC classification number: H01L29/42312 , H01L21/28114 , H01L21/28587 , H01L21/28593 , H01L29/42316 , H01L29/66863 , H01L29/778 , H01L29/812 , H01L29/42376 , H01L21/283
Abstract: 본 발명은 안정화된 게이트 구조를 갖는 반도체 소자 및 그의 제조방법에 관한 것으로, 0.2㎛ 이하의 선폭을 갖는 미세한 게이트 발(foot)과 임의의 크기의 게이트 머리(head)를 갖는 게이트 구조에서 지지대 역할을 할 수 있도록 게이트 머리 밑에 게이트 머리의 길이 방향을 따라 복수의 게이트 발을 추가로 갖게 하여 게이트 구조를 안정화시킨 반도체 소자 및 그의 제조방법이다. 이에 따라 공정중 혹은 공정후의 소자의 게이트가 무너져 내리는 현상을 방지하고 공정중 및 공정후에 소자의 신뢰성을 높일 수 있다.
Abstract translation: 本发明涉及具有稳定栅极结构的半导体器件及其制造方法。 在具有0.2μm以下的线宽的微栅极栅极和具有尺寸的栅极头的栅极结构中，栅极头在栅极头的长度方向上形成栅极，使得其可以作为支撑体 。 因此，可以防止设备的门在工艺中或之后崩溃。 在该过程中或之后可以改善设备的可靠性。
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公开(公告)号：KR1020150073560A
公开(公告)日：2015-07-01
申请号：KR1020130161400
申请日：2013-12-23
Applicant: 한국전자통신연구원
IPC: G01R31/26
CPC classification number: G01R31/2621 , G01R31/2608
Abstract: 본발명의실시예에테스트장치는측정라인에바이어스를인가하고측정라인을계측하도록구성되는테스팅유닛, 측정라인과복수의샘플들을각각전기적으로연결하기위한복수의스위칭유닛들, 복수의스위칭유닛들을순차적으로턴온시켜복수의샘플들에순차적으로바이어스를인가하는제어유닛을포함한다. 제어유닛은복수의샘플들각각에바이어스가인가될때 테스팅유닛의계측에따른측정값을토대로해당소자샘플이불량인지여부를판별한다.
Abstract translation: 根据本发明实施例的测试装置包括：测试单元，其被构造成对测量线施加偏压并测量测量线; 多个开关单元，用于分别电连接测量线和多个样本; 以及控制单元，其通过串联接通开关单元来将样本串联施加偏压。 当偏置被应用于每个样本时，控制单元根据测试单元的测量，基于测量值来确定对应的设备样本是否是故障的。
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公开(公告)号：KR101444708B1
公开(公告)日：2014-09-26
申请号：KR1020090124720
申请日：2009-12-15
Applicant: 한국전자통신연구원
CPC classification number: H01F17/0006 , H01F2017/0086 , H01L28/10
Abstract: 본 발명의 기술적 사상의 실시 예에 따른 인덕터는 반도체 기판 내에 일 방향을 따라 형성된 제 1 내지 제 4 도전 단자들, 상기 반도체 기판의 일면에 형성되며, 상기 제 1 내지 제 4 도전 단자들 중 내측에 위치한 제 2 및 제 3 도전 단자와 전기적으로 연결된 제 1 도전 라인, 상기 반도체 기판의 상기 일면에 형성되며, 상기 제 1 내지 제 4 도전 단자들 중 외측에 위치한 제 1 및 제 4 도전 단자와 전기적으로 연결된 제 2 도전 라인 및 상기 반도체 기판의 타면에 형성되며, 상기 제 1 내지 제 4 도전 단자들 중 상기 제 1 도전 단자 및 상기 제 3 도전 단자와 전기적으로 연결된 제 3 도전 라인을 포함한다.
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