公开(公告)号：KR1019950020195A

公开(公告)日：1995-07-24

申请号：KR1019930029389

申请日：1993-12-23

Applicant: 한국전자통신연구원

Inventor： 박형준 ,  홍재환 ,  정연쾌 ,  이선훈 ,  신동진 ,  이충근

IPC: G06F13/36

Abstract: 본 발명은 다단계 공유버스간의 버스중재 방법에 관한 것으로, 리셋 신호가 검출되면 상위 공유버스 전송 계수기를 초기화하고, 검출되지 않으면 운용 중 모듈 실장 상태가 변경 가능한 모드인가를 조사하는 제1단계; 운용중 모듈 실장 상태 변경가능 모드이고 동기 프레임 신호가 검출되면 상위 공유버스 전송 계수기를 초기화하고, 변경 불가하거나 동기 프레임신호가 검출되지 않으면 타 모듈로 부터의 상위 공유버스 사용 예약상태인가를 조사하는 제2단계; 예약이 되었으면 시스템의 종료 여부에 따라 중료하고 예악되지 않았으면 상위 공유버스 전송 계수기 증감을 수행하고 상위 공유버스 전송 게수기 값과 자신의 모듈 번호를 비교하는 제3단계; 비교결과 다르면 시스템 종료시까지 반복하여 종료하고 같으면 하위 공유버스사용 예약 유무를 조사하는 제4단계; 하위 공유버스 사용 예약이 되지 않았으면 시스템 종료 여부에 따라 종료하고 예약 되었으면 상위 공유버스 사용 예약을 통지하고 상위공유 버스 사용 상태가 비사용중일 때 자신의 모듈이 최상위 모듈인가를 조사하는 제5단계; 최상위 모듈이 아니면 상위 모듈로 부터의 프레임 전송을 허용할 때까지 반복 조사하고 최상위 모듈이면 상위 공유 버스 사용 예약 종료 통지 후 상위 공유 버스 사용 시작을 통지하는 제6단계; 및 프레임을 송신하고 상위 공유버스 사용완료 통지 후 시스템 종료시 까지 반복하고 종료하는 제7단계; 를 포함하여 이루어지는 것을 특징으로 한다.

公开(公告)号：KR1019950016088A

公开(公告)日：1995-06-17

申请号：KR1019930025732

申请日：1993-11-29

Applicant: 한국전자통신연구원

Inventor： 정연쾌 ,  신동진 ,  홍재환 ,  박형준

IPC: H04L12/28

Abstract: 본 발명은 다수의 프로세서가 공유버스로 연결되어 있는 프로세서간 단위 통신망간에 통신경로를 제공하는 브리지 노드를 이중화로 구성하여 고신뢰성를 제공하며, 주 망간에 실시간 통신을 지원할 수 있도록 한 연결장치 및 그 운용방법을 제공하는데 그 목적이 있다. 본 발명은, 하나의 프로세서간 단위 통신망에 다른 통신망과의 통신을 수행하기 위해 연결되되 하나는 동작상태를 유지하고 다른 하나는 대기상태를 유지하면서 이중화 절체신호를 주고 받는 이중화된 제1 및 제2 브리지 노드와, 다른 하나의 프로세서간 단위 통신망에 다른 통신망과의 통신을 수행하기 위해 연결되되 하나는 동작상태를 유지하고 다른 하나는 대기상태를 유지하면서 이중화 절체신호를 주고 받는 이중화된 제3 및 제4 브리지 노드와, 상기 제1 및 제2 브리지 노드와 상기 제3 및 제4 브리지 노드를 상호 교차 및 일대일로 연결하는 U-링크를 구비하는 연결장치와, 이를 운용하는 방법으로 이루어진다.

公开(公告)号：KR1019950005940B1

公开(公告)日：1995-06-07

申请号：KR1019920026109

申请日：1992-12-29

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 홍재환 ,  박형준 ,  권보섭 ,  이선훈 ,  권환우 ,  이충근

IPC: H04L7/00

CPC classification number: G06F11/0757 ,  G06F1/04 ,  H04L7/0083

Abstract: The circuit comprises a monitoring clock receiver(1), a counter reset generator(4) for generating a first reset signal in response to the received monitoring clock, a reset signal receiver(2) for receiving a second reset signal and synchronizing the received second reset signal with the monitoring clock or a reference clock, a monitoring counter circuit(5) sampling and counting the reference clock in response to the first and second reset signals to monitor the clock, a NAND logic means(7) outputting the monitored result in response to an output signal from the monitoring counter if a clock error is determined according to the monitored result, and an output hold circuit(16) holding the monitored result from the NAND logic device when the monitoring clock is abnormal.

Abstract translation: 该电路包括监视时钟接收器（1），用于响应接收到的监控时钟产生第一复位信号的计数器复位发生器（4），复位信号接收器（2），用于接收第二复位信号并同步所接收的第二 具有监视时钟或参考时钟的复位信号，监视计数器电路（5）响应于第一和第二复位信号对参考时钟进行采样和计数以监视时钟; NAND逻辑装置（7）将监视结果输出 响应来自监控计数器的输出信号，如果根据监视结果确定时钟误差，以及输出保持电路（16），当监视时钟异常时，保持来自NAND逻辑器件的监视结果。

公开(公告)号：KR1019940017397A

公开(公告)日：1994-07-26

申请号：KR1019920026109

申请日：1992-12-29

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 홍재환 ,  박형준 ,  권보섭 ,  이선훈 ,  권환우 ,  이충근

IPC: H04L7/00

Abstract: 본 발명은 필릅플롭과 카운터를 이용하여 디지탈 회로팩 내부의 클럭이나 데이터 전송에 사용되어지는 송신 또는 수신 클럭의 정확한 감시를 통하여 클럭의 에러를 신속하게 감지하여 에러를 처리하므로서 장애 발생에 대한 파급 효과를 극소화 하는데 그 목적이 있다.
감시하고자 하는 클럭의 감시클럭 수신부, 카운터 리셋 발생기, 리셋 신호 수신기, 기준 클럭 수신기, 감시 카운터회로, NAND 논리수단, 출력유지 회로로 구성되어 클럭을 감시한다.
디지탈 전송장치나 통신 시스템에 사용되어지는 클럭의 에러유무를 사용자의 에러 카운터의 정의에 따라 에러 감지의 속도를 조정 가능하며, 수신부에서의 정확한 에러 감지가 신속하게 이루어져 클럭 장애에 대한 파급 효과를 극소화 하는데 효과가 있다.

公开(公告)号：KR100065685B1

公开(公告)日：1993-09-17

申请号：KR1019890020567

申请日：1989-12-30

Applicant: 한국전자통신연구원 ,  주식회사 케이티

Inventor： 홍재환 ,  송광석

IPC: G06F11/00