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公开(公告)号：KR1019950020195A
公开(公告)日：1995-07-24
申请号：KR1019930029389
申请日：1993-12-23
Applicant: 한국전자통신연구원
IPC: G06F13/36
Abstract: 본 발명은 다단계 공유버스간의 버스중재 방법에 관한 것으로, 리셋 신호가 검출되면 상위 공유버스 전송 계수기를 초기화하고, 검출되지 않으면 운용 중 모듈 실장 상태가 변경 가능한 모드인가를 조사하는 제1단계; 운용중 모듈 실장 상태 변경가능 모드이고 동기 프레임 신호가 검출되면 상위 공유버스 전송 계수기를 초기화하고, 변경 불가하거나 동기 프레임신호가 검출되지 않으면 타 모듈로 부터의 상위 공유버스 사용 예약상태인가를 조사하는 제2단계; 예약이 되었으면 시스템의 종료 여부에 따라 중료하고 예악되지 않았으면 상위 공유버스 전송 계수기 증감을 수행하고 상위 공유버스 전송 게수기 값과 자신의 모듈 번호를 비교하는 제3단계; 비교결과 다르면 시스템 종료시까지 반복하여 종료하고 같으면 하위 공유버스사용 예약 유무를 조사하는 제4단계; 하위 공유버스 사용 예약이 되지 않았으면 시스템 종료 여부에 따라 종료하고 예약 되었으면 상위 공유버스 사용 예약을 통지하고 상위공유 버스 사용 상태가 비사용중일 때 자신의 모듈이 최상위 모듈인가를 조사하는 제5단계; 최상위 모듈이 아니면 상위 모듈로 부터의 프레임 전송을 허용할 때까지 반복 조사하고 최상위 모듈이면 상위 공유 버스 사용 예약 종료 통지 후 상위 공유 버스 사용 시작을 통지하는 제6단계; 및 프레임을 송신하고 상위 공유버스 사용완료 통지 후 시스템 종료시 까지 반복하고 종료하는 제7단계; 를 포함하여 이루어지는 것을 특징으로 한다.
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公开(公告)号：KR1019950005940B1
公开(公告)日：1995-06-07
申请号：KR1019920026109
申请日：1992-12-29
IPC: H04L7/00
CPC classification number: G06F11/0757 , G06F1/04 , H04L7/0083
Abstract: The circuit comprises a monitoring clock receiver(1), a counter reset generator(4) for generating a first reset signal in response to the received monitoring clock, a reset signal receiver(2) for receiving a second reset signal and synchronizing the received second reset signal with the monitoring clock or a reference clock, a monitoring counter circuit(5) sampling and counting the reference clock in response to the first and second reset signals to monitor the clock, a NAND logic means(7) outputting the monitored result in response to an output signal from the monitoring counter if a clock error is determined according to the monitored result, and an output hold circuit(16) holding the monitored result from the NAND logic device when the monitoring clock is abnormal.
Abstract translation: 该电路包括监视时钟接收器（1），用于响应接收到的监控时钟产生第一复位信号的计数器复位发生器（4），复位信号接收器（2），用于接收第二复位信号并同步所接收的第二 具有监视时钟或参考时钟的复位信号，监视计数器电路（5）响应于第一和第二复位信号对参考时钟进行采样和计数以监视时钟; NAND逻辑装置（7）将监视结果输出 响应来自监控计数器的输出信号，如果根据监视结果确定时钟误差，以及输出保持电路（16），当监视时钟异常时，保持来自NAND逻辑器件的监视结果。
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Patent Agency Ranking
公开(公告)号：KR1019940017397A
公开(公告)日：1994-07-26
申请号：KR1019920026109
申请日：1992-12-29
IPC: H04L7/00
Abstract: 본 발명은 필릅플롭과 카운터를 이용하여 디지탈 회로팩 내부의 클럭이나 데이터 전송에 사용되어지는 송신 또는 수신 클럭의 정확한 감시를 통하여 클럭의 에러를 신속하게 감지하여 에러를 처리하므로서 장애 발생에 대한 파급 효과를 극소화 하는데 그 목적이 있다.
감시하고자 하는 클럭의 감시클럭 수신부, 카운터 리셋 발생기, 리셋 신호 수신기, 기준 클럭 수신기, 감시 카운터회로, NAND 논리수단, 출력유지 회로로 구성되어 클럭을 감시한다.
디지탈 전송장치나 통신 시스템에 사용되어지는 클럭의 에러유무를 사용자의 에러 카운터의 정의에 따라 에러 감지의 속도를 조정 가능하며, 수신부에서의 정확한 에러 감지가 신속하게 이루어져 클럭 장애에 대한 파급 효과를 극소화 하는데 효과가 있다.-
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公开(公告)号：KR1019960011966B1
公开(公告)日：1996-09-06
申请号：KR1019930027361
申请日：1993-12-11
Applicant: 한국전자통신연구원
IPC: H04L12/28
Abstract: receiving a message frame with a start flag by waiting a frame receipt after latching and initializing an assigned node, IPCU(Inter-Processor Communication Unit) address, its group information, and characteristic information of each node with a system driving; checking a presence of forcibly inserted '0' bit to remove and to confirm a node characteristic; extracting an IPCU address from the frame when the node characteristic is lower gateway node to perform "upper gateway node path control" to permit the message frame receipt according to a communication mode, performing a process to wait the frame receipt when a path control is continued; extracting the IPCU address from the frame when the node characteristics is a processor node perform "processor node path control permitted the message frame receipt according to the communication mode by extracting a node address from the frame once again to wait the frame receipt when continuing the path control.
Abstract translation: 通过在系统驱动后锁存和初始化分配的节点，IPCU（处理器间通信单元）地址，其组信息和每个节点的特征信息等待帧接收来接收具有起始标志的消息帧; 检查强制插入的“0”位的存在以去除并确认节点特性; 当节点特性为低级网关节点时，从帧中提取IPCU地址，执行“上网关节点路径控制”，根据通信模式允许消息帧接收，执行路径控制继续等待帧接收的处理 ; 当节点特征为处理器节点时，从帧中提取IPCU地址执行“处理器节点路径控制根据通信模式允许消息帧接收，通过从帧再次提取节点地址以在继续路径时等待帧接收 控制。
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公开(公告)号：KR1019950022140A
公开(公告)日：1995-07-28
申请号：KR1019930027120
申请日：1993-12-09
Applicant: 한국전자통신연구원
IPC: H03M13/00
Abstract: 본 발명은, 하나의 에러에 대해서는 한번의 처리만 수행하고 에러발생 신호를 정상으로 복구시켜 신속하게 에러를 감지하여 에러를 처리하므로써 장애 발생에 대한 파급 효과를 극소화 하는데 그 목적이 있으며, 상기 목적을 달성하기 위하여 본 발명은, 여러 종류의 에어중 하나의 에러가 발생되었을 경우 에러의 데이터를 래치하기 위한 에러 래치부(100), 에러발생의 유무를 판단하여 에러 발생시 에러 데이터의 래치를 위한 신호 및 에러 발생 유무를 CPU나 주변 디바이스에 알려주는 신호를 발생시키는 비교부(500), 에러 리드 신호를 발생하는 어드레스 디코더(600), 여러 종류의 래치된 데이터를 리드 신호에 따라 해당 에러 데이터를 출력하도록 하는 디코더부(300), 디코더에서 출력된 에러 데이터의 출력을 위한 출력 버퍼부(400), 출력버퍼부의 데이터 데이터 버스에 출력하기 위한 출력버퍼 제어부(100)를 구비한다.
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