-
公开(公告)号：KR1020060131334A
公开(公告)日：2006-12-20
申请号：KR1020050051680
申请日：2005-06-16
Applicant: 삼성전자주식회사
Abstract: A sub-word line driver in a semiconductor memory device is provided to reduce a power noise of a couple-cap NMOS(Negative Metal Oxide Semiconductor) transistor in the memory device by reducing the width of another NMOS transistor, which is connected to the couple-cap NMOS transistor. First NMOS transistors(M1) are gated by a source voltage. A normal word line enable signal is applied on a drain of the first NMOS transistor. Second NMOS transistors(M2) are series-connected to an upper side of the first NMOS transistors and gated by a voltage, which is generated at source terminals of the first NMOS transistor. Third NMOS transistors(M3) are gated by a second control signal, which is delayed from the first control signal, and series-connected to a lower side of the first NMOS transistors. Fourth NMOS transistors(M4) are gated by a third control signal, which is inverted from the first control signal, and series-connected to a lower side of the third NMOS transistors. Fifth NMOS transistors(M5) are gated by the source voltage and arranged at one side of the second NMOS transistors. A ground voltage terminal is formed at a lower side of the fourth NMOS transistors.
Abstract translation: 半导体存储器件中的子字线驱动器被提供以通过减小另一NMOS晶体管的宽度来降低存储器件中的耦合帽NMOS（负金属氧化物半导体）晶体管的功率噪声，该MOS晶体管连接到该对 -cap NMOS晶体管。 第一个NMOS晶体管（M1）由源极电压门控。 正常字线使能信号施加在第一NMOS晶体管的漏极上。 第二NMOS晶体管（M2）串联连接到第一NMOS晶体管的上侧，并由在第一NMOS晶体管的源极端产生的电压进行门控。 第三NMOS晶体管（M3）由第二控制信号选通，第二控制信号从第一控制信号延迟，并串联连接到第一NMOS晶体管的下侧。 第四NMOS晶体管（M4）由与第一控制信号反相并串联连接到第三NMOS晶体管的下侧的第三控制信号选通。 第五个NMOS晶体管（M5）由源极电压门控并被布置在第二个NMOS晶体管的一侧。 接地电压端子形成在第四NMOS晶体管的下侧。
-
公开(公告)号：KR100652411B1
公开(公告)日：2006-12-01
申请号：KR1020050040565
申请日：2005-05-16
Applicant: 삼성전자주식회사
IPC: H01L21/60
CPC classification number: H01L2224/48091 , H01L2224/4824 , H01L2924/15311 , H01L2924/00014
Abstract: 본 발명은 반도체 칩 상의 패드 배열방법을 개선하여 센터 패드(center PAD) 형태를 유지하면서 패드 수를 극대화할 수 있는 반도체 메모리 장치에 관한 것으로서, 본 발명에 따른 반도체 메모리 장치는, 반도체 칩 상에 형성되고, 상기 반도체 칩의 외부와 전기적으로 연결되어 데이터 신호 및 제어신호 등을 입출력하도록 하는 본딩패드들을 구비하며, 상기 본딩패드들은, 상기 반도체 칩 상의 센터영역에 위치하며, 상기 반도체 칩의 센터영역을 따라 행 방향으로 형성되는 하나 이상의 본딩패드를 포함하는 제1 패드열, 상기 반도체 칩 상의 센터영역에 위치하며, 상기 반도체 칩의 센터영역을 따라 열 방향으로 형성되어 상기 제 1패드열과 대략 수직하게 형성되는 하나 이상의 본딩패드를 포함하는 제2 패드열 및 상기 반도체 칩 상의 에지영역에 위치하며, 상기 반도체 칩의 에지영역을 따라 행방향 및 열방향으로 각각 형성되는 하나 이상의 본딩패드를 포함하는 제3 패드열을 구비하고, 어드레스 및 커맨드 등의 제어신호를 전달하기 위한 패드와 데이터 입출력 신호를 전달하기 위한 패드는, 상기 제1 내지 제3 패드열 중 서로 다른 패드열에 구비되는 것을 특징으로 한다.
-
公开(公告)号：KR100587690B1
公开(公告)日：2006-06-08
申请号：KR1020040081561
申请日：2004-10-13
Applicant: 삼성전자주식회사
IPC: G11C8/06 , G11C11/408
CPC classification number: G11C8/06
Abstract: 반도체 메모리 장치의 어드레스 버퍼 회로가 개시되어진다. 그러한 어드레스 버퍼 회로는 동작 제어신호의 제1상태에 응답하여 인가되는 외부 어드레스신호를 버퍼링된 내부 어드레스신호로서 출력하며, 상기 동작 제어신호의 제2상태에 응답하여 동작이 차단되는 어드레스 버퍼부와, 상기 반도체 메모리 장치가 데이터 억세싱 동작을 수행하지 않는 비동작 구간에서는 상기 제2상태의 동작 제어신호를 생성하고, 데이터 억세싱 동작을 수행하는 동작 구간에서는 상기 제1상태의 동작 제어신호를 생성하는 어드레스 버퍼 제어부를 구비한다. 그리하여, 본 발명은 어드레스 버퍼 제어부가 구비된 어드레스 버퍼 회로를 제공함으로써, 메모리 제어신호가 메모리 셀에 아무런 커맨드를 제공하지 않는 상태인 비동작 상태의 경우에 상기 어드레스 버퍼부에 의하여 버퍼링되어 출력되는 신호인 내부 어드레스가 출력되는 것을 감소 또는 최소화하는 효과가 있다.
어드레스 버퍼, 비동작 구간(NOP), 어드레스 버퍼 제어부, 낸드(NAND)-
公开(公告)号：KR100586847B1
公开(公告)日：2006-06-07
申请号：KR1020030088825
申请日：2003-12-09
Applicant: 삼성전자주식회사
IPC: H01L21/66
Abstract: 크랙을 검출하기 위해 테스트 커맨드(test command)에 따라 제 1 레벨을 가지는 기준 신호가 발생된다. 제 2 레벨을 가지는 라인 신호가 반도체 칩에 형성된 라인 패스를 통해 패스된 1 레벨을 가지는 기준 신호를 이용함에 의해 발생된다. 상기 라인 신호는 상기 기준 신호와 비교된다. 그 결과, 상기 크랙의 발생에 대한 정보를 가지는 크랙 검출 신호가 발생된다. 반도체 칩이 상기 칩의 테두리를 따라 형성된 라인 패스를 포함하므로, 미세한 크랙이 정확하게 검출된다.
크랙, 반도체 칩-
公开(公告)号：KR1020060029071A
公开(公告)日：2006-04-04
申请号：KR1020040078055
申请日：2004-09-30
Applicant: 삼성전자주식회사
IPC: G11C7/08
Abstract: 본 발명은 반도체 메모리 장치를 공개한다. 이 반도체 메모리 장치는 메모리 셀로부터/로 출력/입력되는 신호쌍을 감지하고 증폭하는 비트라인 센스 증폭기와, 상기 비트라인 센스 증폭기로부터/로 출력/입력되는 신호쌍을 감지하고 증폭하는 데이터 입출력 라인 센스 증폭기와, 상기 비트라인 센스 증폭기와 상기 데이터 입출력 라인 센스 증폭기간의 신호쌍 전송을 제어하는 컬럼 선택 게이트를 구비하고, 상기 컬럼 선택 게이트는 저전압 트랜지스터들로 구성되는 것을 특징으로 한다. 따라서 본 발명의 반도체 메모리 장치는 보다 작은 내부 전압으로도 반도체 메모리 장치가 리드 동작을 수행할 수 있도록 하여 반도체 메모리 장치의 동작 속도 즉, 데이터 처리 속도를 증가시켜 주고, 비트라인 센스 증폭기 및 데이터 입출력 라인 센스 증폭기가 불안정하게 동작하는 구간도 감소시켜 주는 효과를 제공한다.
-
Patent Agency Ranking
公开(公告)号：KR100559737B1
公开(公告)日：2006-03-10
申请号：KR1020050020913
申请日：2005-03-14
Applicant: 삼성전자주식회사
IPC: G11C7/00
Abstract: 오픈 드레인 또는 의사 오픈 드레인 타입의 인터페이스를 가지는 반도체 장치는 제1 데이터 스트로브 제어 신호 및 제2 데이터 스트로브 제어 신호를 발생시키는 데이터 스트로브 제어 신호 발생 회로와, 클럭 신호, 상기 제1 및 상기 제2 데이터 스트로브 제어 신호에 응답하여 데이터 스트로브 신호의 제1 논리 상태를 가지는 포스트 엠블의 후속 구간을 제2 논리 상태로 변화시킨 후 제1 소정 시간 후 하이 임피던스 상태로 순차적으로 변화시키도록 제어하는 데이터 스트로브 제어 회로와, 상기 데이터 스트로브 신호를 출력하는 출력단을 포함한다. 데이터 스트로브 신호의 포스트엠블 구간 이후를 제1 논리 상태에서 하이 임피던스 상태로 바로 진입시키지 않고, 제1 논리 상태 → 제2 논리 상태 → 하이 임피던스 상태로 순차적으로 변화시킨다. 따라서, 데이터 스트로브 신호의 포스트엠블 구간에 일어나는 데이터 스트로브 링잉 현상을 줄일 수 있다.
Abstract translation: 具有开漏或接口半导体器件的伪开漏型包括所生成的数据选通控制信号的第一数据选通控制信号和一个第二数据选通信号和控制使所述信号电路，时钟信号，所述第一和所述第二数据选通 改变前同步码后的随访期，响应于所述控制信号具有所述数据选通信号的第一逻辑状态的第二逻辑电平的高阻抗状态的数据后的第一预定时间，用于控制以便顺序地改变选通脉冲控制电路和后 和用于输出数据选通信号的输出端子。 而不会在高阻抗状态直接输入数据选通信号的随后的后前导时段以第一逻辑状态，第一逻辑状态→第二逻辑状态→高阻抗状态，以便改变。 因此，能够减少发生在数据选通信号的后前导时段的数据选通振铃。
-
公开(公告)号：KR1020060021439A
公开(公告)日：2006-03-08
申请号：KR1020040070178
申请日：2004-09-03
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1051 , G11C7/1048 , G11C7/106 , G11C7/1069
Abstract: 반도체 메모리 장치는 복수의 메모리 블록들, 적어도 하나의 데이터 입출력 라인, 입출력 센스 엠프 및 지연 제어 회로를 포함한다. 데이터 입출력 라인은 복수의 메모리 블록들(또는 메모리 뱅크들) 중 선택된 메모리 블록(또는 메모리 뱅크) 내의 메모리 셀 데이터를 전송하고, 입출력 센스 엠프는 데이터 입출력 라인으로부터 제공되는 데이터를 감지 증폭한다. 지연 제어 회로는 복수의 메모리 블록들(또는 메모리 뱅크들)과 입출력 센스 앰프간의 로우 방향 또는 컬럼 방향의 물리적 거리를 반영한 로우 방향 거리 정보에 기초하여 제1 데이터 샘플링 신호를 지연시킨 적어도 하나의 제2 데이터 샘플링 신호를 생성한다. 입출력 센스 엠프는 제2 데이터 샘플링 신호의 액티브 구간 동안에 복수의 메모리 블록들(또는 메모리 뱅크들)로부터 출력되는 데이터를 샘플링한다. 반도체 메모리 장치의 데이터 입출력 라인을 통하여 전송되는 데이터의 로우 방향 위치 또는 컬럼 방향 위치에 따라 센스 엠프의 래치 신호인 데이터 샘플링 신호(FRT)의 지연 특성을 조절함으로써 데이터 샘플링 구간 감소를 방지하고, 고속 반도체 메모리 장치의 경우 데이터 샘플링 신호(FRT)의 유효 샘플링 구간 자체가 존재하지 않게 되는 것을 방지할 수 있다.
-
公开(公告)号：KR100528468B1
公开(公告)日：2005-11-15
申请号：KR1020030012068
申请日：2003-02-26
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: G11C7/1048 , G11C11/4096
Abstract: 여기에 개시되는 반도체 메모리 장치는 쓰기 명령 신호의 입력에 응답하여 동작하며, 외부 데이터에 따라 입출력 라인 쌍들을 구동하는 구동 회로와; 입출력 라인 쌍들을 제 1 전압 (예를 들면, 전원 전압)으로 프리챠지하는 제 1 프리챠지 회로와; 입출력 라인 쌍들을 제 1 전압보다 낮은 제 2 전압 (예를 들면, 접지 전압)으로 프리챠지하는 제 2 프리챠지 회로와; 그리고 액티브 명령 신호의 입력에 응답하여 상기 제 1 프리챠지 회로를 비활성화시키고 상기 제 2 프리챠지 회로를 활성화시키는 타이밍 제어 회로를 포함한다.
-
公开(公告)号：KR1020040076729A
公开(公告)日：2004-09-03
申请号：KR1020030012068
申请日：2003-02-26
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: G11C7/1048 , G11C11/4096
Abstract: PURPOSE: A semiconductor memory device and its operating method are provided to prevent skew between input/output lines. CONSTITUTION: The semiconductor memory device includes a plurality of input/output line pairs, and a driving circuit which operates in response to the input of a write command signal and drives the input/output line pairs according to external data. The first precharge circuit(130) precharges the input/output line pairs to the first voltage(VCC). The second precharge circuit(140) precharges the input/output line pairs to the second voltage(VCC-Vth,GND) lower than the first voltage. And a timing control circuit disables the first precharge circuit and enables the second precharge signal in response to the input of an active command signal.
Abstract translation: 目的：提供半导体存储器件及其操作方法以防止输入/输出线之间的偏斜。 构成：半导体存储器件包括多个输入/输出线对，以及驱动电路，其响应于写命令信号的输入而工作，并根据外部数据驱动输入/输出线对。 第一预充电电路（130）将输入/输出线对预充电到第一电压（VCC）。 第二预充电电路（140）将输入/输出线对预充电到低于第一电压的第二电压（VCC-Vth，GND）。 并且定时控制电路禁用第一预充电电路，并且响应于有效指令信号的输入而启用第二预充电信号。
-
公开(公告)号：KR1020000000666A
公开(公告)日：2000-01-15
申请号：KR1019980020418
申请日：1998-06-02
Applicant: 삼성전자주식회사
IPC: H01L21/68
Abstract: PURPOSE: A spin unit capable of improving a vacuous degree of a wafer by discharging peripheral air of a process chamber under the wafer is provided. CONSTITUTION: The spin unit for a semiconductor element production equipment comprising: a spin chuck mounted on a wafer, wherein the spin unit has a predetermined shape so that an outer shape of a spin chuck forms air of descending current.
Abstract translation: 目的：提供一种通过排出晶片下方的处理室的周围空气来提高晶片真空程度的旋转单元。 构成：用于半导体元件生产设备的旋转单元，包括：安装在晶片上的旋转卡盘，其中旋转单元具有预定形状，使得旋转卡盘的外形形成下降电流的空气。
-
-
-
-
-
-
-
-
-
Search Results
150
records
(took 0.027 seconds)
