Abstract:
본 발명은 SoC 코아로직의 천이 지연 고장을 테스트하기 위하여 코아로직의 입력 또는 출력 포트에 연결되는 래퍼 셀에 있어서,제1 멀티플렉서와, 상기 제1 멀티플렉서로부터 출력된 데이터를 입력받아, 후속하여 연결된 다른 래퍼 셀의 제1 멀티플렉서로 출력하는 제1 플립플롭과, 상기 제1 플립플롭의 출력과 CFI(Core Function Input) 데이터 중 어느 하나를 선택하여 출력하는 제2 멀티플렉서와, 상기 제2 멀티플렉서로부터 출력된 데이터를 입력받아 출력하는 제2 플립플롭 및 상기 제2 플립플롭의 출력과 상기 CFI 데이터 중 어느 하나를 선택하여 CFO(Core Function Output) 데이터로 출력하는 제3 멀티플렉서를 포함하되, 상기 제1 멀티플렉서는 상기 제2 플립플롭의 출력과 CTI(Core Test Input) 데이터 중 어느 하나를 선택하여 출력하는 SoC 코아로직의 천이 지연 고장 테스트용 레퍼 셀을 제공한다. SoC, 코아로직, 래퍼 셀, 천이 지연 고장, 테스트
Abstract:
An IEEE 1500 wrapper cell for supporting a transition delay fault test of an SOC(System On Chip) core logic and a test method using the same are provided to efficiently perform a transition delay fault test in a small overhead area within a short test time by controlling the IEEE 1500 wrapper cell by an IEEE 1149.1 TAP controller. An IEEE 1500 wrapper cell for supporting a transition delay fault test of an SOC core logic includes a first flip-flop(FF1), a second flip-flop(FF2), a first multiplexer(M1), a second multiplexer(M2), and a third multiplexer(M3). The wrapper cell is coupled to input and output ports of the SOC core logic. The first multiplexer selects one of CTI(Core Test Input) data and the data of the second flip-flop. The second multiplexer selects one of CFI(Core Function Input) data and the data of the first flip-flop. The third multiplexer selects one of a CFI signal and the data of the second flip-flop. The first flip-flop receives the data from the first multiplexer, and outputs the data to a first multiplexer of another wrapper cell and the second multiplexer. The second flip-flop receives the data from the second multiplexer, and outputs the data to the third and first multiplexers.
Abstract:
본 발명은 IIEEE 1491.1 규격을 사용하여 경계 스캔 셀(Boundary Scan Cell, BSC) 사이의 연결선 지연 고장(IDFT)을 테스트하는 제어 신호를 발생하는 연결선 지연 고장 테스트 제어기로서, IEEE 1491.1 규격의 데이터 레지스터 쉬프트 신호(ShiftDR)와 데이터 레지스터 갱신 신호(UpdateDR)와 데이터 레지스터 클럭 신호(ClockDR)를 입력받는 신호 입력부와, 상기 신호 입력부에서 입력받은 상기 신호들에 대해서 시스템 클럭(SysCLK)을 기초로 상기 경계 스캔 셀 내에서 1 시스템 클럭 구간 내에서 갱신(Update)과 캡쳐(Capture)가 수행되도록 갱신 신호(UpDR)와 캡쳐 신호(CapDR)를 생성하는 신호 생성부를 포함하는 연결선 지연 고장 테스트 제어기에 관한 것이다. 본 발명에 따르면, IEEE 1149.1 기반의 보드 상의 연결선 뿐만 아니라, SoC내의 IEEE P1500 랩드(Wrapped) 코어 사이의 연결선 지연 고장 테스트를 1 시스템 클럭 또는 코어 클럭 구간 내에서 갱신과 캡쳐를 수행하도록 구성할 수 있으며, 또한 시스템 클럭 또는 코어 클럭이 다수개 있는 경우에도 각 시스템 클럭 또는 코어 클럭에 대응하여 한 번의 테스트 사이클에 서로 다른 시스템 클럭 또는 코어 클럭을 사용하는 여러 연결선의 지연 고장 테스트를 동시에 수행할 수 있다. IEEE 1149.1, JTAG, IEEE P1500, 연결선 지연 고장 테스트(IDFT), 갱신, 캡 쳐, 코어, 데이터 레지스터 쉬프트 신호(ShiftDR), 데이터 레지스터 갱신 신호(UpdateDR), 데이터 레지스터 클럭 신호(ClockDR), 시스템 클럭(SysCLK), 코어 클럭(CoreCLK)