公开(公告)号：KR100467357B1

公开(公告)日：2005-01-24

申请号：KR1020020057765

申请日：2002-09-24

Applicant: 삼성전자주식회사

Inventor： 유영섭 ,  이현덕 ,  박태수 ,  김봉현 ,  임헌형 ,  형용우

IPC: H01L21/336

CPC classification number: H01L29/6659 ,  H01L21/2652 ,  H01L21/823418 ,  H01L21/823425

Abstract: Disclosed is a method of manufacturing a MOS transistor having an enhanced reliability. A passivation layer is formed on a gate electrode and on a substrate to prevent a generation of a recess on the substrate. After a mask pattern is formed on the substrate for masking a portion of the substrate, impurities are implanted into an exposed portion of the substrate to form source and drain regions. The substrate is rinsed so that the passivation layer or a recess-prevention layer is substantially entirely or partially removed while the mask pattern is substantially completely removed, thereby forming the MOS transistor. Therefore, the generation of the recess in the source and drain region of the substrate can be prevented due to the passivation layer during rinsing of the substrate.

Abstract translation: 公开了一种制造具有增强的可靠性的MOS晶体管的方法。 钝化层形成在栅电极和衬底上以防止在衬底上产生凹陷。 在衬底上形成掩模图案以掩蔽部分衬底之后，将杂质注入到衬底的暴露部分中以形成源极区和漏极区。 漂洗衬底，使得钝化层或凹陷防止层基本上完全或部分地被去除，同时基本上完全去除掩模图案，由此形成MOS晶体管。 因此，由于衬底漂洗期间的钝化层，可防止在衬底的源极和漏极区域中产生凹陷。

公开(公告)号：KR100446285B1

公开(公告)日：2004-11-16

申请号：KR1019970054197

申请日：1997-10-22

Applicant: 삼성전자주식회사

Inventor： 임헌형 ,  이수근 ,  서태욱

IPC: H01L21/768

Abstract: PURPOSE: A method for forming a trench isolation region is provided to prevent thinning effect of a gate oxide and concentration of electric field to an upper corner of a trench by forming the upper corner of the trench with a round shape. CONSTITUTION: A pad oxide layer pattern(30'), a nitride layer pattern(50'), and an oxide layer pattern are stacked on a semiconductor substrate(10). A trench is formed on the semiconductor substrate. A part of the pad oxide layer pattern and the oxide layer pattern are selectively etched to form a recess on the pad oxide layer pattern and remove the oxide layer pattern. A sidewall oxide layer is formed on the inside of the trench. The trench is buried and an insulating layer is formed on the semiconductor substrate.

公开(公告)号：KR1020040081897A

公开(公告)日：2004-09-23

申请号：KR1020030016484

申请日：2003-03-17

Applicant: 삼성전자주식회사

Inventor： 이상훈 ,  임헌형 ,  신승목 ,  이우성

IPC: H01L21/76

CPC classification number: H01L21/76224

Abstract: PURPOSE: An STI(Shallow Trench Isolation) method and a non-volatile memory fabrication method using the same are provided to reduce the manufacturing cost by preventing a defect such as a bird's beak and simplifying a fabrication process. CONSTITUTION: The first oxide layer is formed on a semiconductor substrate. The first conductive layer and a nitride layer are formed on the first oxide layer. A nitride layer pattern, the first conductive layer pattern(104), and an oxide layer pattern are formed by etching the nitride layer, the first conductive layer, and the first oxide layer. A trench(108) is formed on the semiconductor substrate by etching the semiconductor substrate adjacent to the first conductive layer pattern. The trench is cured by using chemical compound including nitrogen. The second oxide layer is formed on a bottom and a sidewall of the trench. A field oxide layer(124) is formed to bury the trench.

Abstract translation: 目的：提供STI（浅沟槽隔离）方法和使用其的非易失性存储器制造方法，以通过防止诸如鸟喙的缺陷并简化制造过程来降低制造成本。 构成：第一氧化物层形成在半导体衬底上。 第一导电层和氮化物层形成在第一氧化物层上。 通过蚀刻氮化物层，第一导电层和第一氧化物层来形成氮化物层图案，第一导电层图案（104）和氧化物层图案。 通过蚀刻与第一导电层图案相邻的半导体衬底，在半导体衬底上形成沟槽（108）。 通过使用包括氮的化合物来固化沟槽。 第二氧化物层形成在沟槽的底部和侧壁上。 形成场氧化物层（124）以埋置沟槽。

公开(公告)号：KR1020040016698A

公开(公告)日：2004-02-25

申请号：KR1020020048981

申请日：2002-08-19

Applicant: 삼성전자주식회사

Inventor： 김봉현 ,  이현덕 ,  형용우 ,  임헌형

IPC: H01L21/336

CPC classification number: H01L21/28273

Abstract: PURPOSE: A method for forming a gate of a non-volatile memory(NVM) device is provided to increase a program speed by easily controlling a doping level so that a depletion layer of a silicon layer is controlled. CONSTITUTION: A tunnel oxide layer(102) is formed on a semiconductor substrate(100). A floating gate layer(104a) is formed on the tunnel oxide layer. An interlayer dielectric is formed on the floating gate layer. A control gate layer(115) made of in-situ doped silicon is formed on the interlayer dielectric. A heat treatment process is performed on the control gate layer. A photolithography process is performed to pattern the control gate layer, the interlayer dielectric and the floating gate layer.

Abstract translation: 目的：提供一种用于形成非易失性存储器（NVM）器件的栅极的方法，通过容易地控制掺杂水平来提高编程速度，从而控制硅层的耗尽层。 构成：在半导体衬底（100）上形成隧道氧化物层（102）。 在隧道氧化物层上形成浮栅层（104a）。 在浮栅层上形成层间电介质。 在层间电介质上形成由原位掺杂硅制成的控制栅极层（115）。 在控制栅极层上进行热处理工艺。 执行光刻处理以对控制栅极层，层间电介质和浮栅层进行图案化。

公开(公告)号：KR1020030003920A

公开(公告)日：2003-01-14

申请号：KR1020010039781

申请日：2001-07-04

Applicant: 삼성전자주식회사

Inventor： 김봉현 ,  형용우 ,  강만석 ,  임헌형

IPC: H01L21/76

Abstract: PURPOSE: A shallow trench isolation method is provided to prevent adjacent gates from being short-circuited by silicon residue by completely eliminating an exposed portion of a silicon layer pattern or silicon structure in a dry etch process for forming a gate. CONSTITUTION: A pattern structure in which an oxide layer pattern, a polysilicon layer pattern and the first nitride layer pattern are sequentially stacked is formed on a silicon substrate(30). An oxide barrier layer(40) composed of a nitride layer is consecutively formed on the sidewall and upper surface of the pattern structure and the exposed silicon substrate. The oxide barrier layer exposed to the silicon substrate is etched by using the pattern structure as an etch mask. The silicon substrate is etched to form a trench(42). The inner surface of the trench is oxidized to form a thermal oxide layer on the inner surface of the trench. A field oxide layer filling the trench is formed.

Abstract translation: 目的：提供浅沟槽隔离方法以通过在用于形成栅极的干蚀刻工艺中完全消除硅层图案或硅结构的暴露部分来防止相邻栅极被硅残渣短路。 构成：在硅衬底（30）上形成氧化物层图案，多晶硅层图案和第一氮化物层图案顺序层叠的图案结构。 在图案结构的侧壁和上表面以及暴露的硅衬底上连续地形成由氮化物层构成的氧化物阻挡层（40）。 通过使用图案结构作为蚀刻掩模蚀刻暴露于硅衬底的氧化物阻挡层。 蚀刻硅衬底以形成沟槽（42）。 沟槽的内表面被氧化以在沟槽的内表面上形成热氧化层。 形成填充沟槽的场氧化层。

公开(公告)号：KR100196422B1

公开(公告)日：1999-06-15

申请号：KR1019950036190

申请日：1995-10-19

Applicant: 삼성전자주식회사

Inventor： 임헌형

IPC: H01L21/76

Abstract: 고집적 반도체의 제조에서 SEPOX(Selective Poly-si Oxidation)형성시 실리콘 기판상에 패드 산화막을 적층하고, 그위에 폴리 실리콘막을 형성한 다음, 그 상부에 종래의 질화막 대신에 SiON막을 1500Å 정도의 두께로 형성하여 주고, 후속의 포토 레지스트막을 도포한 후에 상기 포토 레지스트막을 마스크로하여 SiON막을 선택적으로 식각한다. 이어서, 통상적인 필드 산화공정을 거치면, 폴리 실리콘막과 패드 산화막간의 계면(界面)의 일부에서 버드 비크(Bird's Beak)가 발생하는 것을 최소화하여 주고, 상기 버드비크로 인한 활성영역의 축소를 방지하여 주므로써, 공정의 안정화를 기할 수 있게 한다.

公开(公告)号：KR1019990032972A

公开(公告)日：1999-05-15

申请号：KR1019970054197

申请日：1997-10-22

Applicant: 삼성전자주식회사

Inventor： 임헌형 ,  이수근 ,  서태욱

IPC: H01L21/768

Abstract: 라운드(round) 모양의 상부 코너를 가지는 트렌치 소자분리영역 형성방법을 개시하고 있다. 본 발명에서는, 패드 산화막 패턴, 질화막 패턴 및 산화막 패턴이 차례로 적층되어 있는 반도체 기판에 트렌치를 형성한 후, 상기 패드 산화막 패턴의 소정부분 및 산화막 패턴을 선택적으로 식각하여, 패드 산화막 패턴에 리세스(recess)를 형성하고 산화막 패턴을 제거한 다음, 상기 트렌치의 내부에 측벽 산화막을 형성한다. 이어서, 상기 트렌치를 매립하고 상기 기판상에 소정두께를 갖는 절연층을 형성한다.

公开(公告)号：KR1019980016818A

公开(公告)日：1998-06-05

申请号：KR1019960036512

申请日：1996-08-29

Applicant: 삼성전자주식회사

Inventor： 임헌형

IPC: H01L21/336

Abstract: 반도체 장치 제조방법을 개시하고 있다. 이는, 반도체 기판 상에 게이트 산화막을 형성하는 단계; 게이트 산화막이 형성된 결과물 전면에 비정질실리콘, 폴리실리콘을 인-시츄로 증착하여 비정질실리콘층 및 폴리실리콘층을 차례로 형성하는 단계; 상기 폴리실리콘층 및 비정질실리콘층을 패터닝하여 게이트 전극 패턴을 형성하는 단계; 및 상기 게이트 전극 패턴 측벽에 스페이서를 형성하는 단계를 구비하는 것을 특징으로 한다. 따라서, 비정질실리콘과 불순물이 도우프된 폴리실리콘층과의 계면에서 그레인 미스-매치(mismatch)가 형성되어 인(P) 이온이 게이트 산화막 내로 침투되는 것을 방지할 수 있으므로, 게이트 산화막의 열화를 방지할 수 있다.