公开(公告)号：KR100825779B1

公开(公告)日：2008-04-29

申请号：KR1020060095055

申请日：2006-09-28

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  이윤상

IPC: G11C29/00 ,  H01L21/66

CPC classification number: G11C29/14 ,  G11C29/12015 ,  G11C2029/3602

Abstract: 웨이퍼 레벨에서 실제 동작주파수로 테스트를 가능하게 하고 웨이퍼 레벨에서 동작 타이밍 파라미터들 더 정확하게 측정할 수 있게 하는 반도체 메모리장치 및 이에 대한 웨이퍼 레벨 테스트 방법이 개시된다. 상기 반도체 메모리장치는, 테스트 모드시에 정상 모드시의 동작 클럭보다 낮은 주파수를 갖는 테스트 클럭을 수신하여 상기 동작 클럭의 주파수와 동일한 주파수를 갖는 복수개의 내부 테스트 클럭들을 생성하는 주파수 멀티플라이어, 및 상기 테스트 모드시에 상기 내부 테스트 클럭들에 응답하여 측정하고자 하는 상기 반도체 메모리장치의 동작 타이밍 파라미터에 해당하는 명령 신호들을 생성하는 테스트 명령 시퀀스 발생기를 구비하는 것을 특징으로 한다. 상기 주파수 멀티플라이어는 위상동기 루프(PLL) 회로로 구성되며 지연동기 루프(DLL) 회로로 구성될 수도 있다.

公开(公告)号：KR100746228B1

公开(公告)日：2007-08-03

申请号：KR1020060007852

申请日：2006-01-25

Applicant: 삼성전자주식회사

Inventor： 김석일 ,  한유근 ,  정회주 ,  안영만

IPC: G11C29/00 ,  G11C29/12 ,  G11C5/06

CPC classification number: G11C29/02 ,  G11C5/04 ,  G11C29/025 ,  H05K1/0268 ,  H05K1/181

Abstract: 본 발명은 반도체 메모리 모듈 및 반도체 메모리 장치를 공개한다. 이 반도체 메모리 모듈은 회로 기판과 상기 회로 기판의 상부면에 장착되는 복수개의 반도체 메모리 장치들, 복수개의 반도체 메모리 장치들에 공통적으로 연결된 복수개의 신호선들, 회로 기판과 복수개의 반도체 메모리 장치들 각각의 핀들을 전기적으로 연결하는 복수개의 반도체 메모리 모듈 탭들을 구비하고, 반도체 메모리 장치는 테스트 대상 핀들에 연결되어 바이패스 인에이블 핀으로부터 제어 신호를 인가받아 테스트 대상 핀을 선택하는 입력 스위칭부, 스위칭 제어부의 제어 신호를 인가받아 모니터 핀들과 입력 스위칭부를 연결시키는 출력 스위칭부를 구비하여 테스트 대상 핀들에 제어 신호를 동시 또는 개별적으로 인가하여 복수개의 신호선들을 복수개의 모니터 핀들에 각각 바이패스시킴으로써 개별적인 신호선 단락 여부 테스트가 가능하도록 하여 메모리 모듈의 테스트를 용이하도록 할 수 있다.

公开(公告)号：KR100699828B1

公开(公告)日：2007-03-27

申请号：KR1020040081109

申请日：2004-10-11

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  이재준 ,  김규현

IPC: H03K19/0175

CPC classification number: H04L25/0278

Abstract: 임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를 이용한 출력 드라이버의 임피던스 조절 방법이 제안된다. 본 발명에 따른 임피던스 교정 회로는 교정 회로, 제1 레지스터, 및 제2 레지스터를 구비하는 것을 특징으로 한다. 교정 회로는 교정 단자에 연결된 외부 저항에 내부 전압을 공급하여 기준 전류를 생성하고, 기준 전류, 제1 및 제2 기준 전압들, 및 제1 및 제2 임피던스 제어 신호들에 응답하여 제1 및 제2 교정 신호들을 출력한다. 제1 레지스터는 제1 교정 신호에 응답하여 제1 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시킨다. 제2 레지스터는 제2 교정 신호에 응답하여 제2 임피던스 제어 신호의 비트 값을 증가시키거나 또는 감소시킨다. 본 발명에 따른 임피던스 교정 회로와 이를 포함하는 집적 회로 및 이를 이용한 출력 드라이버의 임피던스 조절 방법은 상기 출력 드라이버에 의해 전송되는 신호의 스큐를 감소시킬 수 있는 장점이 있다.

公开(公告)号：KR1020060092313A

公开(公告)日：2006-08-23

申请号：KR1020050012975

申请日：2005-02-17

Applicant: 삼성전자주식회사

Inventor： 정회주

IPC: H04L29/02 ,  H04L29/06

CPC classification number: G11C5/04 ,  G11C29/02 ,  G11C29/50012

Abstract: 데이지 체인을 형성하는 멀티 디바이스 시스템 및 이를 이용한 구동방법이 게시된다. 본 발명의 멀티 디바이스 시스템에서는, 체인 버스, 호스트 디바이스와 클라이언트 디바이스들에 의해, 오실레이션하는 데이지 체인(daisy chain)이 형성된다. 본 발명의 멀티 디바이스 시스템 및 그의 구동방법에서는, 데이터 체인의 오실레이션 주기만을 측정하여, 호스트 디바이스와 클라이언트 디바이스간의 데이터 전송지연시간이 파악될 수 있다. 그러므로, 본 발명의 멀티 디바이스 시스템 및 그의 구동방법에 의하면, 간단한 회로의 구성 및 프로토클로 호스트 디바이스와 클라이언트 디바이스간의 데이터 전송지연시간이 파악될 수 있다. 또한, 각 클라이언트 디바이스에서의 지연클락의 수도 용이하게 예측될 수 있다.
멀티 디바이스 시스템, 호스트, 클라이언트, 지연시간, 지연클락, 오실레이션, 데이지 체인, 시스템 버스

公开(公告)号：KR1020050089259A

公开(公告)日：2005-09-08

申请号：KR1020040014586

申请日：2004-03-04

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  이정배

IPC: G11C7/10

CPC classification number: G06F13/4243

Abstract: 반도체 메모리장치의 핀수 증가없이 그리고 초기화 기능을 수행하는 회로없이 고속으로 데이터 채널을 초기화할 수 있는 메모리 시스템 및 이의 데이터 채널 초기화 방법이 개시된다. 상기 메모리 시스템은, 복수개의 반도체 메모리장치들이 장착되는 메모리 모듈, 상기 반도체 메모리장치들을 제어하는 메모리 콘트롤러, 및 상기 반도체 메모리장치들과 상기 메모리 콘트롤러 사이에 연결되는 데이터 채널과 명령/어드레스 채널을 구비하고, 상기 반도체 메모리장치들의 독출 레이턴시들 및 상기 반도체 메모리장치들의 기입 레이턴시들이 상기 메모리 콘트롤러에 의해 조절되는 것을 특징으로 한다. 상기 반도체 메모리장치들은 각각 해당 독출 레이턴시에 따라 소정의 출력 지연시간을 갖고 데이터를 출력한다. 상기 반도체 메모리장치들은 각각 해당 기입 레이턴시에 따라 소정의 입력 지연시간을 갖고 데이터를 입력한다.

公开(公告)号：KR100429871B1

公开(公告)日：2004-05-04

申请号：KR1020010031698

申请日：2001-06-07

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  김규현

IPC: G11C7/10

CPC classification number: G11C7/1066 ,  G11C7/1051 ,  G11C7/1057 ,  G11C2207/108

Abstract: A semiconductor device having a plurality of output signals is provided. The semiconductor device includes a plurality of PMOS transistors each having a drain of connected to a predetermined node and a source supplied with a first power voltage. A plurality of first buffers are connected to the gates of the plurality of PMOS transistors. A plurality of NMOS transistors each have a drain connected to the predetermined node, and a source supplied with a first ground voltage. A plurality of second buffers are connected to gates of the plurality of NMOS transistors. The plurality of first buffers are supplied with the first ground voltage, the plurality of second buffers are supplied with the first power voltage, and a signal output from a previous portion of the semiconductor device is input into the first and second buffers at predetermined time intervals. As a result, skewing of the output signals is reduced.

Abstract translation: 提供了具有多个输出信号的半导体器件。 该半导体器件包括多个PMOS晶体管，每个PMOS晶体管具有连接到预定节点的漏极和被供应第一电源电压的源极。 多个第一缓冲器连接到多个PMOS晶体管的栅极。 多个NMOS晶体管各自具有连接到预定节点的漏极以及被提供有第一接地电压的源极。 多个第二缓冲器连接到多个NMOS晶体管的栅极。 向多个第一缓冲器提供第一接地电压，向多个第二缓冲器提供第一电源电压，并且以预定时间间隔将从半导体器件的先前部分输出的信号输入到第一缓冲器和第二缓冲器中 。 结果，输出信号的偏差减小。

公开(公告)号：KR1020030050351A

公开(公告)日：2003-06-25

申请号：KR1020010080769

申请日：2001-12-18

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  김규현

IPC: G11C8/00

CPC classification number: G11C7/222 ,  G06F13/1689

Abstract: PURPOSE: A delay time control circuit for controlling a delay time of a variable delay circuit and a DLL(Delay Locked Loop) having the same are provided to control the delay time without an additional work after a package is completed. CONSTITUTION: A delay time control circuit includes a phase detector(110), a control portion(120), a fuse portion(130), and a selector(140). The phase detector compares a reference clock signal to a predetermined output clock signal and generates a predetermined code control signal. The control portion generates the first code signal of m bits in response to the first control signal and the code control signal. The fuse portion receives the first code signal and cuts the internal fuses in response to the second control signal if the first code signal is fixed to a predetermined value. In addition, the fuse portion generates the second code signals of m bits corresponding to logical values of the cut fuses. The selector selects one of the first code signal and the second code signal in response to the first control signal and outputs the selected signal in order to control a delay time of a variable delay circuit(150).

Abstract translation: 目的：提供用于控制可变延迟电路的延迟时间的延迟时间控制电路和具有该延迟时间的DLL（延迟锁定环路），以便在封装完成之后无需额外的工作来控制延迟时间。 构成：延迟时间控制电路包括相位检测器（110），控制部分（120），熔丝部分（130）和选择器（140）。 相位检测器将参考时钟信号与预定的输出时钟信号进行比较，并产生预定的代码控制信号。 控制部分响应于第一控制信号和代码控制信号产生m位的第一代码信号。 如果第一代码信号被固定为预定值，则熔丝部分接收第一代码信号并且响应于第二控制信号切断内部熔丝。 此外，熔丝部分产生对应于切断熔丝的逻辑值的m位的第二代码信号。 选择器响应于第一控制信号选择第一代码信号和第二代码信号中的一个，并输出所选择的信号，以便控制可变延迟电路（150）的延迟时间。

公开(公告)号：KR100383262B1

公开(公告)日：2003-05-09

申请号：KR1020010014112

申请日：2001-03-19

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  김규현 ,  서일원 ,  채무성

IPC: G11C7/10

CPC classification number: H03K19/00323

Abstract: A semiconductor capable of reducing skew between plural-bit output data by using a plurality of data output drivers and a method thereof. Each data output driver comprises a driver connected between an external power voltage and an external ground voltage, for pulling-up the output data in response to a first state of input data and for pulling-down the output data in response to a second state of the input data; a first delay circuit for varying transition delay time of the input data having the first state in response to signals received from other data output drivers; and a second delay circuit for varying transition delay time of the input data having the second state in response to signals received from other data output drivers.

Abstract translation: 一种能够通过使用多个数据输出驱动器来减少多位输出数据之间的偏斜的半导体及其方法。 每个数据输出驱动器包括连接在外部电源电压和外部接地电压之间的驱动器，用于响应于输入数据的第一状态提升输出数据并响应于第二状态下拉输出数据 输入数据; 第一延迟电路，用于响应于从其他数据输出驱动器接收的信号来改变具有第一状态的输入数据的转变延迟时间; 以及第二延迟电路，用于响应于从其他数据输出驱动器接收的信号而改变具有第二状态的输入数据的转变延迟时间。

公开(公告)号：KR1020020093238A

公开(公告)日：2002-12-16

申请号：KR1020010031698

申请日：2001-06-07

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  김규현

IPC: G11C7/10

CPC classification number: G11C7/1066 ,  G11C7/1051 ,  G11C7/1057 ,  G11C2207/108

Abstract: PURPOSE: A semiconductor device having plural output signals is provided to reduce a skew generated from a simultaneous outputting process of the plural output signals by improving a structure of the semiconductor device. CONSTITUTION: An output portion(311) includes the first and the second predrivers(331,332) and an output driver(321). The output driver(321) has a PMOS transistor(P1) and an NMOS transistor(N1). The first and the second predrivers(331,332) have an inverter, respectively. The first and the second predrivers(331,332) can be formed with various circuits. The output portion(311) can be formed with a plurality of output drivers and a plurality of predrivers. The output portion(311) outputs simultaneously plural output signals since the plural output drivers are connected in parallel to each other and the plural predrivers are connected in parallel to each other. The first supply voltage(VDDQ) is supplied from the first power line(341) to the output driver(321). The second supply voltage(VDD-PRE) is supplied from the second power line(342) to the first predriver(331). The first ground voltage(VSSQ) is supplied from the first ground line(351) to the output driver(321). The second ground voltage(VSS-PRE) is supplied from the second power line(342) to the second predriver(332).

Abstract translation: 目的：提供具有多个输出信号的半导体器件，以通过改善半导体器件的结构来减少由多个输出信号的同时输出处理产生的偏斜。 构成：输出部分（311）包括第一和第二预驱动器（331,332）和输出驱动器（321）。 输出驱动器（321）具有PMOS晶体管（P1）和NMOS晶体管（N1）。 第一和第二预驱动器（331,332）分别具有逆变器。 第一和第二预驱动器（331,332）可以由各种电路形成。 输出部分（311）可以形成有多个输出驱动器和多个预驱动器。 由于多个输出驱动器彼此并联并且多个预驱动器彼此并联连接，所以输出部分（311）同时输出多个输出信号。 第一电源电压（VDDQ）从第一电力线（341）提供给输出驱动器（321）。 第二电源电压（VDD-PRE）从第二电力线（342）提供给第一预驱动器（331）。 第一接地电压（VSSQ）从第一接地线（351）提供给输出驱动器（321）。 第二接地电压（VSS-PRE）从第二电源线（342）提供给第二预驱动器（332）。

公开(公告)号：KR1020020074023A

公开(公告)日：2002-09-28

申请号：KR1020010014112

申请日：2001-03-19

Applicant: 삼성전자주식회사

Inventor： 정회주 ,  김규현 ,  서일원 ,  채무성

IPC: G11C7/10

CPC classification number: H03K19/00323

Abstract: PURPOSE: A semiconductor memory device and data output method of the same are provided to prevent a skew between output data provided with a plurality of bits. CONSTITUTION: A semiconductor memory device includes a plurality of data output drivers(20-1,20-2,...20-n) for generating output data of a plurality of bits. Each of the data output drivers(20-1,20-2,...20-n) includes a driver connected between an external power voltage and external ground voltage for pulling up the output data in response to a first state of input data and for pulling down the output data in response to a second state of the input data, a first delay time variable member(DY1) for responding input data inputted to a remaining plurality of data output drivers except a corresponding data output driver inputted an input data and for varying the delay time of the input data when the input data is the first state and a second first delay time variable member(DY2) for responding input data inputted to a remaining plurality of data output drivers except a corresponding data output driver inputted an input data and for varying the delay time of the input data when the input data is a second state.

Abstract translation: 目的：提供一种半导体存储器件及其数据输出方法，以防止以多个位提供的输出数据之间的偏斜。 构成：半导体存储器件包括用于产生多个位的输出数据的多个数据输出驱动器（20-1,20-2，... 20-n）。 每个数据输出驱动器（20-1,20-2，... 20-n）包括连接在外部电源电压和外部接地电压之间的驱动器，用于响应于输入数据的第一状态提升输出数据 并且用于响应于所述输入数据的第二状态来下拉所述输出数据，用于响应输入到除了对应的数据输出驱动器之外的剩余多个数据输出驱动器的输入数据的第一延迟时间可变部件（DY1）输入输入数据 并且用于当输入数据为第一状态时改变输入数据的延迟时间，以及用于响应输入到剩余的多个数据输出驱动器的输入数据的第二第一延迟时间可变构件（DY2），除了相应的数据输出驱动器输入 输入数据和用于在输入数据为第二状态时改变输入数据的延迟时间。