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1.发明公开독립적으로 데이터 마스킹 패드로 누설되는 전류를 차단하는 데이터 처리장치의 메모리 모듈 및 이를 이용한 데이터 마스킹 패드 전류 차단방법 无效在数据处理系统中防止数据掩码的泄漏电流的存储模块及其使用的方法
公开(公告)号：KR1020130051580A
公开(公告)日：2013-05-21
申请号：KR1020110116791
申请日：2011-11-10
Applicant: 삼성전자주식회사
IPC: G11C7/10
CPC classification number: G11C7/1051 , G11C11/4096 , G11C2207/105 , G11C2207/2227
Abstract: PURPOSE: A memory module of a data processing apparatus, capable of independently preventing a current from being leaked to a data masking pad, and a current preventing method using the same are provided to reduce power consumption by preventing a leakage current in the data masking pad independent of a data input and output pad and a data strobe pad. CONSTITUTION: A plurality of pads include a data input and output pad, a data strobe pad, and a data masking pad(10). Pull-up and pull-down transistors are serially connected to a plurality of pull-up and pull-down resistors in an on-die termination circuit(40,50). The plurality of pull-up and pull-down resistors are connected to a first node. A current leakage sensing unit(30) controls the pull-up transistors by receiving a bit composition signal, an on-die termination enable signal, and a ground state signal of the data masking pad inputted from the first node. The current leakage sensing unit prevents a current from being leaked to the data masking pad independent of the data input and output pad and the data strobe pad according to the ground state signal of the data masking pad.
Abstract translation: 目的：提供能够独立地防止电流泄漏到数据屏蔽焊盘的数据处理装置的存储器模块以及使用其的电流防止方法，以通过防止数据屏蔽焊盘中的漏电流来降低功耗 独立于数据输入和输出焊盘和数据选通焊盘。 构成：多个焊盘包括数据输入和输出焊盘，数据选通焊盘和数据屏蔽焊盘（10）。 上拉和下拉晶体管串联连接到片上终端电路（40,50）中的多个上拉和下拉电阻。 多个上拉和下拉电阻连接到第一节点。 电流泄漏感测单元（30）通过接收从第一节点输入的数据屏蔽垫的位组合信号，片上终止使能信号和基态状态信号来控制上拉晶体管。 电流泄漏检测单元根据数据屏蔽垫的基态信号防止电流独立于数据输入和输出焊盘以及数据选通焊盘泄漏到数据屏蔽焊盘。
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公开(公告)号：KR100624576B1
公开(公告)日：2006-09-19
申请号：KR1020050001495
申请日：2005-01-07
Applicant: 삼성전자주식회사
CPC classification number: G11C29/08 , G11C5/04 , G11C2029/5602
Abstract: 허브를 갖는 메모리 모듈을 테스트하는 방법 및 이를 수행하기 위한 메모리 모듈의 허브가 개시된다. 테스트 방법은 허브를 투과 전송 모드로 설정한 후 메모리 모듈 탭으로 메모리들에 쓰여질 데이터보다 적은 양의 데이터를 인가하고 허브의 체배기에서 데이터를 체배하여 메모리들에 입력하고 메모리들로부터 독출된 데이터와 허브로 입력된 데이터를 허브의 비교기에서 한 후 그 결과를 테스트 장치로 출력한다. 본 발명은 메모리 모듈의 테스트 시에 나타나는 메모리 모듈 탭 수의 부족을 해결할 수 있다.
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公开(公告)号：KR100551475B1
公开(公告)日：2006-02-14
申请号：KR1020040068811
申请日：2004-08-31
Applicant: 삼성전자주식회사
Abstract: 비주기 클록을 메모리 칩에 선택적으로 공급할 수 있는 메모리 모듈 및 비주기 클록을 선택하여 내부 클록으로 사용할 수 있는 메모리 칩이 개시된다. 동작모드에 응답하여 메모리 모듈에 입력되는 정주기 클록과 비주기 클록을 선택하여 모듈 내부에 배치된 메모리 칩에 입력한다. 정상동작모드에서는 위상동기회로를 거쳐서 동기된 정주기 클록을 메모리 칩에 제공한다. 테스트 동작모드에서는 비주기 클록을 직접 입력하여 모듈 내부에 배치된 메모리 칩에 제공한다. 또한, 비주기 클록에 동기된 메모리 제어 신호 또는 어드레스 신호가 메모리 칩에 인가된다. 따라서, 비주기 클록옵션으로 메모리 모듈 및 메모리 칩의 다양한 불량분석 및 응용을 가능하게 한다.
Abstract translation: 一种能够选择性地向存储器芯片提供非周期性时钟的存储器模块以及一种能够选择非周期性时钟作为内部时钟的存储器芯片。 响应于操作模式，输入到存储器模块的时钟和非周期性时钟被选择并输入到设置在模块中的存储器芯片。 在正常操作模式中，经由相位同步电路同步的固定的周期性时钟被提供给存储器芯片。 在测试操作模式中，非周期性时钟直接输入到模块中的存储器芯片。 而且，存储器控制信号或与非周期性时钟同步的地址信号被施加到存储器芯片。 因此，非周期性时钟选项能够对存储器模块和存储器芯片进行各种故障分析和应用。
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公开(公告)号：KR1020050118106A
公开(公告)日：2005-12-15
申请号：KR1020050001495
申请日：2005-01-07
Applicant: 삼성전자주식회사
CPC classification number: G11C29/08 , G11C5/04 , G11C2029/5602
Abstract: 허브를 갖는 메모리 모듈을 테스트하는 방법 및 이를 수행하기 위한 메모리 모듈의 허브가 개시된다. 테스트 방법은 허브를 투과 전송 모드로 설정한 후 메모리 모듈 탭으로 메모리들에 쓰여질 데이터보다 적은 양의 데이터를 인가하고 허브의 체배기에서 데이터를 체배하여 메모리들에 입력하고 메모리들로부터 독출된 데이터와 허브로 입력된 데이터를 허브의 비교기에서 한 후 그 결과를 테스트 장치로 출력한다. 본 발명은 메모리 모듈의 테스트 시에 나타나는 메모리 모듈 탭 수의 부족을 해결할 수 있다.
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公开(公告)号：KR1020140100752A
公开(公告)日：2014-08-18
申请号：KR1020130013878
申请日：2013-02-07
Applicant: 삼성전자주식회사
CPC classification number: G11C8/06 , G11C5/04 , G11C7/1045
Abstract: According to the present invention, a memory module includes a plurality of semiconductor memory devices. Each of the semiconductor memory devices includes a memory cell array which includes a plurality of memory cells arranged in a region where a plurality of bit lines and a plurality of word lines cross each other; a mode register set (MRS) circuit which generates an enable signal corresponding to an error generation mode for each of the semiconductor memory devices in response to an MRS command applied from a command decoder; and an address buffer which compares an address signal inputted from the outside with a prestored, predetermined address signal, based on the enable signal. When the address signal inputted from the outside is identical with the predetermined address signal, data other than data inputted from the outside is written to a memory cell corresponding to the predetermined address signal.
Abstract translation: 根据本发明，存储器模块包括多个半导体存储器件。 每个半导体存储器件包括存储单元阵列，该存储单元阵列包括布置在多个位线和多个字线交叉的区域中的多个存储单元; 模式寄存器组（MRS）电路，响应于从命令解码器施加的MRS命令，产生对应于每个半导体存储器件的误差产生模式的使能信号; 以及地址缓冲器，其根据使能信号将从外部输入的地址信号与预先存储的预定地址信号进行比较。 当从外部输入的地址信号与预定地址信号相同时，从外部输入的数据以外的数据被写入与预定地址信号对应的存储单元。
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Patent Agency Ranking
公开(公告)号：KR1020130126795A
公开(公告)日：2013-11-21
申请号：KR1020120041148
申请日：2012-04-19
Applicant: 삼성전자주식회사
CPC classification number: H04B10/2581 , H04B10/801
Abstract: Provided are a server system having a complex channel structure and a memory hierarchy control method of the server system. The server system comprises a first circuit substrate, which a first socket connected to a memory controller through an electrical channel is arranged, and a second circuit substrate which receives and transmits signals to the memory controller through at least one of the electrical channel and a light channel. The light channel is connected to the electrical channel by using an electrical-light conversion unit.
Abstract translation: 提供了具有服务器系统的复杂信道结构和存储器层级控制方法的服务器系统。 服务器系统包括第一电路基板，通过电气通道连接到存储器控制器的第一插座，以及第二电路基板，其通过电通道和光线中的至少一个接收并发送信号到存储器控制器 渠道。 光通道使用电光转换单元连接到电通道。
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公开(公告)号：KR1020120106145A
公开(公告)日：2012-09-26
申请号：KR1020110024046
申请日：2011-03-17
Applicant: 삼성전자주식회사
CPC classification number: G06F12/0207 , G11C8/04 , G11C8/06
Abstract: PURPOSE: An address transforming circuit and a semiconductor memory device including the same are provided to increase a lifetime of the memory device by changing a memory mapping in a system booting process. CONSTITUTION: An address transforming circuit(140) includes a switch control signal generating circuit(141) and an address transforming unit. The switch control signal generating circuit is synchronized with a reset signal and generates switch control signals which are alternatively enabled. The address transforming unit generates second addresses by transforming bits of a first address in response to the switch control signals.
Abstract translation: 目的：提供地址变换电路和包括该地址变换电路的半导体存储器件，以通过在系统引导过程中改变存储器映射来增加存储器件的使用寿命。 构成：地址变换电路（140）包括开关控制信号生成电路（141）和地址变换单元。 开关控制信号发生电路与复位信号同步，并产生交替使能的开关控制信号。 地址变换单元通过响应于开关控制信号变换第一地址的位而产生第二地址。
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公开(公告)号：KR1020110083859A
公开(公告)日：2011-07-21
申请号：KR1020100003815
申请日：2010-01-15
Applicant: 삼성전자주식회사
CPC classification number: G11C7/1045 , G11C5/04 , G11C29/02 , G11C29/022
Abstract: PURPOSE: A memory module including a memory buffer and a memory system having the same are provided to reduce a test time by testing a memory module having a plurality of ranks at the same time. CONSTITUTION: In a memory module including a memory buffer and a memory system having the same, a memory buffer(130) comprises a control circuit and a mode selection circuit. The control circuit generates a mode control signal. A memory controller(110) generates a first chip select signal, a second chip choice signal, a row address strobe signal, a column address strobe signal, and a write enable signal. A parallel test mode and a mode register control mode are determined according to the logic state of the output signal from the memory buffer.
Abstract translation: 目的：提供包括存储器缓冲器和具有该存储器缓冲器的存储器系统的存储器模块，以通过同时测试具有多个等级的存储器模块来减少测试时间。 构成：在包括存储器缓冲器和具有其的存储器系统的存储器模块中，存储器缓冲器（130）包括控制电路和模式选择电路。 控制电路产生模式控制信号。 存储器控制器（110）产生第一芯片选择信号，第二芯片选择信号，行地址选通信号，列地址选通信号和写使能信号。 根据来自存储器缓冲器的输出信号的逻辑状态来确定并行测试模式和模式寄存器控制模式。
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公开(公告)号：KR1020110076481A
公开(公告)日：2011-07-06
申请号：KR1020090133214
申请日：2009-12-29
Applicant: 삼성전자주식회사
CPC classification number: G06F13/16 , G06F13/4086 , Y02D10/14 , Y02D10/151
Abstract: PURPOSE: A memory module and a memory system having the same are provided to improve productivity by including a termination circuit for a command/address bus in a semiconductor memory chip. CONSTITUTION: In a memory module and a memory system having the same, a memory module(1200) comprises a plurality of semiconductor memory devices(1210,1220,1230,1240). A semiconductor memory device includes a substrate and a termination circuit. The termination circuit operates in response to a command / address signal, a data signal, and a terminating resistance control signal. The termination circuit for a command/address bus is mounted in the surface of a substrate. The command/address bus transmits a command/address signal.
Abstract translation: 目的：提供一种存储器模块及其存储器系统，以通过在半导体存储器芯片中包括用于命令/地址总线的终端电路来提高生产率。 构成：在具有相同存储器模块和存储器系统中，存储器模块（1200）包括多个半导体存储器件（1210,1220,1230,1240）。 半导体存储器件包括衬底和终端电路。 终端电路响应于命令/地址信号，数据信号和终止电阻控制信号而工作。 用于命令/地址总线的终端电路安装在基板的表面中。 命令/地址总线发送命令/地址信号。
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公开(公告)号：KR100746228B1
公开(公告)日：2007-08-03
申请号：KR1020060007852
申请日：2006-01-25
Applicant: 삼성전자주식회사
CPC classification number: G11C29/02 , G11C5/04 , G11C29/025 , H05K1/0268 , H05K1/181
Abstract: 본 발명은 반도체 메모리 모듈 및 반도체 메모리 장치를 공개한다. 이 반도체 메모리 모듈은 회로 기판과 상기 회로 기판의 상부면에 장착되는 복수개의 반도체 메모리 장치들, 복수개의 반도체 메모리 장치들에 공통적으로 연결된 복수개의 신호선들, 회로 기판과 복수개의 반도체 메모리 장치들 각각의 핀들을 전기적으로 연결하는 복수개의 반도체 메모리 모듈 탭들을 구비하고, 반도체 메모리 장치는 테스트 대상 핀들에 연결되어 바이패스 인에이블 핀으로부터 제어 신호를 인가받아 테스트 대상 핀을 선택하는 입력 스위칭부, 스위칭 제어부의 제어 신호를 인가받아 모니터 핀들과 입력 스위칭부를 연결시키는 출력 스위칭부를 구비하여 테스트 대상 핀들에 제어 신호를 동시 또는 개별적으로 인가하여 복수개의 신호선들을 복수개의 모니터 핀들에 각각 바이패스시킴으로써 개별적인 신호선 단락 여부 테스트가 가능하도록 하여 메모리 모듈의 테스트를 용이하도록 할 수 있다.
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