公开(公告)号：KR1020040072284A

公开(公告)日：2004-08-18

申请号：KR1020030008285

申请日：2003-02-10

Applicant: 삼성전자주식회사

Inventor： 신혜수 ,  이정우 ,  이대엽

IPC: G03F7/00

Abstract: PURPOSE: Provided is a process for forming photoresist patterns, which uses dual exposure steps with a changed order for subjecting multiple substrates to exposure, and thus increases the throughput and productivity in a semiconductor production process. CONSTITUTION: The process for forming photoresist patterns including a first pattern and a second pattern individually on multiple substrates comprises: a step(S200) of subjecting multiple substrates to exposure sequentially by using a first mask for forming the first pattern of the photoresist patterns; a step(S300) of baking the exposed substrates; a step(S400) of further subjecting the baked substrates to exposure sequentially by using a second mask for forming the second pattern of the photoresist patterns; and a step(S500) of further baking the exposed substrates.

Abstract translation: 目的：提供一种形成光致抗蚀剂图案的方法，其使用双重曝光步骤，其具有改变的顺序以使多个基板曝光，从而提高半导体生产过程中的生产率和生产率。 构成：在多个基板上分别形成包括第一图案和第二图案的光致抗蚀剂图案的工艺包括：通过使用用于形成光致抗蚀剂图案的第一图案的第一掩模来顺序地对多个基板进行曝光的步骤（S200） 步骤（S300），烘烤曝光的基板; 通过使用用于形成光致抗蚀剂图案的第二图案的第二掩模，进一步对经烘烤的基板进行曝光的步骤（S400） 以及进一步烘烤曝光的基板的步骤（S500）。

公开(公告)号：KR1020020024417A

公开(公告)日：2002-03-30

申请号：KR1020000056156

申请日：2000-09-25

Applicant: 삼성전자주식회사

Inventor： 김병갑 ,  이정우

IPC: H01L21/28

Abstract: PURPOSE: A method for fabricating an interconnection layer of a semiconductor device is provided to prevent a profile of a contact hole from being warped or opened, by forming a spacer of a roughness type on the sidewall of a trench in a dual damascene process. CONSTITUTION: The first insulation layer(120) and the second insulation layer(130) are sequentially formed on a semiconductor substrate(100). The trench(140) is formed in the second insulation layer. The spacer(320) of a roughness type is formed on the sidewall of the trench. The contact hole(150) is formed in the first insulation layer. A conductive material is filled in the contact hole and the trench to form the interconnection layer.

Abstract translation: 目的：通过在双镶嵌工艺中在沟槽的侧壁上形成粗糙型的间隔件，提供了一种用于制造半导体器件的互连层的方法，以防止接触孔的轮廓翘曲或打开。 构成：第一绝缘层（120）和第二绝缘层（130）依次形成在半导体衬底（100）上。 沟槽（140）形成在第二绝缘层中。 粗糙型的间隔物（320）形成在沟槽的侧壁上。 接触孔（150）形成在第一绝缘层中。 导电材料填充在接触孔和沟槽中以形成互连层。

公开(公告)号：KR1020010086850A

公开(公告)日：2001-09-15

申请号：KR1020000010773

申请日：2000-03-03

Applicant: 삼성전자주식회사

Inventor： 이정우

IPC: H01L21/205

Abstract: PURPOSE: A chemical vapor deposition apparatus is to uniformly deposit a thin layer over all parts of a wafer by only one pass of the wafer through a chamber. CONSTITUTION: A conveyor(10) feeds a wafer(12) loaded thereon in a chamber. An injector(14) injects gas to the wafer. A susceptor(20) is provided to the conveyor for mounting the wafer thereon. A control unit is mounted on the susceptor for rotating it. A susceptor carrier(22) having the control unit supports, rotates and heats the susceptor and progresses in the same direction as the conveyor. The susceptor has a wafer guide and a vacuum hole. The wafer guide is mounted to the conveyor for preventing shake of the wafer. The vacuum hole sucks the wafer when the wafer is loaded upon operating of the chamber to prevent drop of the wafer. When the wafer is loaded or unloaded, an arm of robot enters to a depressed part. A heating coil heats the wafer when a process is progressed. A susceptor control unit is mounted to the susceptor carrier and is rotated around 360 degree in both directions.

Abstract translation: 目的：一种化学气相沉积设备是通过仅通过一个室的一次通过晶片在晶片的所有部分上均匀地沉积薄层。 构成：输送机（10）将装载在其上的晶片（12）送入室中。 喷射器（14）将气体注入到晶片。 将传感器（20）设置在输送机上以将晶片安装在其上。 控制单元安装在基座上以使其旋转。 具有控制单元的感受体托架（22）支撑，旋转和加热基座并沿与输送机相同的方向前进。 基座具有晶片引导件和真空孔。 晶片引导件安装到输送机上以防止晶片的抖动。 当操作该腔室时加载晶片时，真空孔吸住晶片，以防止晶片掉落。 当晶片装载或卸载时，机器人的臂进入凹陷部分。 当进程进行时，加热线圈加热晶片。 感受器控制单元安装在基座托架上并沿两个方向旋转大约360度。

公开(公告)号：KR1020010017903A

公开(公告)日：2001-03-05

申请号：KR1019990033649

申请日：1999-08-16

Applicant: 삼성전자주식회사

Inventor： 유도열 ,  이정우

IPC: H01L21/28

Abstract: PURPOSE: A method for manufacturing a dual damascene interconnection is provided to prevent contact resistance generated between an interconnection and a via contact from being increased by a defective overlap, by automatically making an interconnection as an upper layer pattern overlap a via contact as a lower layer pattern. CONSTITUTION: The first interlayer dielectric(12), an etch blocking layer(14) and the second interlayer dielectric(16) are sequentially stacked on a semiconductor substrate(10) having a predetermined conductive pattern(11) to form a multilayered insulating layer for defining a dual damascene interconnection region. A predetermined width of the second interlayer dielectric and the etch blocking layer is eliminated to form an opening exposing an upper portion of the first interlayer dielectric. A sidewall spacer is formed by surrounding both sidewalls of the opening with the first interlayer dielectric, the second interlayer dielectric and a material having a large etch selectivity. A bottom portion of the opening is extended downward to expose the conductive pattern while a predetermined width of the second interlayer dielectric on both sides of the sidewall spacer is removed to expose the etch blocking layer. The exposed etch blocking layer and the sidewall spacer are eliminated to form a dual damascene interconnection pattern having a via contact hole(26) and an interconnection region(28). The via contact hole and the interconnection region are filled with a conductive material to complete a dual damascene interconnection.

Abstract translation: 目的：提供一种用于制造双镶嵌互连的方法，以防止互连和通孔接触之间产生的接触电阻由于缺陷重叠而增加，通过自动地使互连作为上层图案与通孔接触重叠，作为下层 模式。 构成：第一层间电介质（12），蚀刻阻挡层（14）和第二层间电介质（16）依次堆叠在具有预定导电图案（11）的半导体衬底（10）上，以形成多层绝缘层 定义双镶嵌互连区域。 消除了第二层间电介质和蚀刻阻挡层的预定宽度以形成暴露第一层间电介质的上部的开口。 通过用第一层间电介质，第二层间电介质和具有大的蚀刻选择性的材料围绕开口的两个侧壁来形成侧壁间隔物。 开口的底部向下延伸以露出导电图案，同时除去侧壁间隔物两侧的第二层间电介质的预定宽度以露出蚀刻阻挡层。 消除暴露的蚀刻阻挡层和侧壁间隔物以形成具有通孔接触孔（26）和互连区域（28）的双镶嵌互连图案。 通孔接触孔和互连区域用导电材料填充以完成双镶嵌互连。

公开(公告)号：KR1020000014274A

公开(公告)日：2000-03-06

申请号：KR1019980033618

申请日：1998-08-19

Applicant: 삼성전자주식회사

Inventor： 김한성 ,  김호식 ,  이정우 ,  라관출

IPC: H01L21/66

Abstract: PURPOSE: A method for fabricating a semiconductor device is provided to improve process reliability by easily measuring plasma uniformity without a special measuring system. CONSTITUTION: The method comprises the steps of preparing a silicon wafer, forming a metal thin film depositing metal on a highest surface of the silicon wafer, measuring a first resister to the silicon wafer, reacting the silicon wafer on a reactive gas of a plasma state having a predetermined uniformity to form a reaction layer on a top of the metal thin film, measuring a second resister to the reaction layer, analyzing resister distribution utilizing a resister value acquired in the measuring steps, compensating a plasma uniformity error acquired in the analyzing step, and fabricating the silicon wafer utilizing plasma.

Abstract translation: 目的：提供一种制造半导体器件的方法，通过在没有特殊测量系统的情况下容易地测量等离子体均匀性来提高工艺可靠性。 方法：该方法包括以下步骤：制备硅晶片，在硅晶片的最高表面上形成沉积金属的金属薄膜，测量到硅晶片的第一电阻，使硅晶片与等离子体状态的反应气体反应 具有预定的均匀性以在金属薄膜的顶部形成反应层，测量反应层的第二电阻，利用在测量步骤中获得的电阻值来分析电阻分布，补偿在分析步骤中获得的等离子体均匀性误差 并利用等离子体制造硅晶片。

公开(公告)号：KR100232790B1

公开(公告)日：1999-12-01

申请号：KR1019970024028

申请日：1997-06-11

Applicant: 삼성전자주식회사

Inventor： 이정우

IPC: H04M1/54 ,  H04M3/02

Abstract: 가. 청구범위에 기재된 발명이 속한 기술분야
전화기에서 링착신음을 정형하여 부드러운 착신음을 생성하는 기술이다.
나. 발명이 해결하고자 하는 기술적 과제
전화단말기에서 링착신음을 정형하여 티킹음이 발생하지 않도록 하여 링착신을 부드럽게 출력되도록 한다.
다. 발명의 해결방법의 요지
전화단말장치에서 링착신음 발생시 링신호의 시작시점에서 진폭이 매우작게 하고 짧은시간내에 정상상태의 링신호의 진폭으로 증가되도록 링착신음을 정형하여 부드러운 링신호음이 출력되도록 한다.
라. 발명의 중요한 용도
전화단말기에 적용한다.

公开(公告)号：KR100229869B1

公开(公告)日：1999-11-15

申请号：KR1019970017151

申请日：1997-05-03

Applicant: 삼성전자주식회사

Inventor： 이정우

IPC: H04M1/26

Abstract: 가. 청구범위에 기재된 발명이 속한 기술분야
키폰 전화기에서 기능키의 입력 시간에 대응하여 두가지 기능을 설정하여 사용하는 방법.
나. 발명이 해결하고자 하는 기술적 과제
키폰 전화기에서 모듈 확장기를 부가하여 키의 숫자를 늘리지 않고 하나의 기능키에 대응하여 두 개의 서로 다른 기능을 수행하도록 하는 방법.
다. 발명의 해결방법의 요지
다수의 기능키를 구비한 키폰 전화기의 기능키 확장 방법이, 프로그램 모드시 등록할 기능키를 선택하고 선택된 하나의 기능키에 대응하여 서로 다른 제1 기능과 제 2기능을 등록하는 과정과, 기능키 사용 모드시 사용할 기능키가 선택되면 선택된 기능키의 입력 시간을 검사하는 과정과, 검사결과 기능키 입력시간이 설정시간 이하인 경우 상기 제 1기능을 수행하는 과정과, 검사결과 기능키 입력시간이 설정시간을 초과하는 경우 상기 제 2기능을 수행하는 과정으로 이루어짐을 특징으로하는 키폰 전화기에서 입력 시간에 따른 기능키 확장 방법.
라. 발명의 중요한 용도
키폰 전화기에서 기능키의 기능확장 방법.

公开(公告)号：KR1019990012284A

公开(公告)日：1999-02-25

申请号：KR1019970035625

申请日：1997-07-28

Applicant: 삼성전자주식회사

Inventor： 박재균 ,  이정우

IPC: H01L21/31

Abstract: 층간절연막으로 폴리이미드를 사용하여 패턴을 형성할 때 패턴의 가장자리에 발생하는 턱을 제거함으로써 후속하는 금속층 형성시에 상기 턱의 단차로 인해 금속층이 코팅되지 않는 현상을 제거하는 방법을 제공한다. 본 발명은, 폴리이미드로 이루어지며 내부에 홀을 구비하는 층간절연막을 기판 상에 형성하되, 상기 홀의 입구 가장자리에 포토리소그라피 공정에서의 현상액의 내부 침투로 인한 돌출부가 형성되는 단계를 포함한다. 상기 결과물 구조의 상부에 포토레지스트층을 소정의 두께로 코우팅한다. 다음, 상기 돌출부가 제거되어 상기 층간절연막이 평탄화될 때까지 O
2 플라즈마를 이용한 포토레지스트 에치백 공정을 수행함으로써 평탄한 폴리이미드 층간절연막을 제조한다. 이때 상기 포토레지스트층을 상기 돌출부의 높이보다 낮게 도포한다.

公开(公告)号：KR1019970072081A

公开(公告)日：1997-11-07

申请号：KR1019960011369

申请日：1996-04-16

Applicant: 삼성전자주식회사

Inventor： 이정우

IPC: H01L21/28

Abstract: 본 발명은 콘택홀을 통하지 않고 하부 배선막의 돌출부분을 이용하여 상부배선막을 직접 연결시켜 줌으로써, 상부 금속막의 형성 균일도를 향상시키고 상부 및 하부 배선막간의 접촉면적을 증가시킬 수 있는 반도체 장치의 금속 배선구조 및 금속배선 형성방법에 관한 것이다.
본 발명의 반도체 장치의 배선형성방법은 반도체 기판상에 소정의 회로패턴이 형성된 반도체 장치에 있어서, 반도체 기판상에 돌출부를 갖는 제1층간 절연막을 형성하는 공정과, 제1층간 절연막상에 하부 배선막을 형성하는 공정과, 제1층간 절연막의 돌출부 상부의 하부 배선막이 상면만이 노출되도록, 제1층간 절연막상에 제2층간 절연막을 형성하는 공정과, 제2층간 절연막상에 하부 배선막의 노출된 상면과 접촉되는 상부 배선막을 형성하는 공정을 포함한다.

公开(公告)号：KR1019970014016A

公开(公告)日：1997-03-29

申请号：KR1019950025993

申请日：1995-08-22

Applicant: 삼성전자주식회사

Inventor： 이정우

IPC: H04M1/23

Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
키폰시스템에서 듀얼칼라 발광소자의 색깔을 다르게 표시하여 한 키에 두가지 기능을 갖도록 지정하는 기술이다.
2. 발명이 해결하려고 하는 기술적 과제
키 시스템에서는 키와 LED를 제어할시 원칩 마이크로컴퓨터와 키 또는 LED의 각 열(Column)과 행(Row)을 접속하여 제1도와 같이 하나의 키에 대응하여 하나의 LED를 사용하여 왔기때문에 키와 LED의 사용수량에 많은 제약을 받았었고, 키와 LED 사용수량의 증감에 따라 제어회로 및 프로그램을 변경해야하는등 어려운 문제를 해결한다.
3. 발명의 해결 방법의 요지
키가 입력될 시 업퍼 또는 로워키로 설정되어 있는지 검색하는 과정과, 상기 업퍼키로 설정되어 있을시 녹색 LED로 구동시켜 해당 기능을 서비스하는 과정과, 상기 로워키로 설정되어 있을시 적색 LED로 구동시켜 해당 기능을 서비스하는 과정으로 이루어진다.
4. 발명의 중요한 용도
키톤시스템의 키확장방법에 적용한다.