公开(公告)号：KR1020150093472A

公开(公告)日：2015-08-18

申请号：KR1020140014295

申请日：2014-02-07

Applicant: 삼성전자주식회사

Inventor： 서상욱 ,  이정훈 ,  신혜수

IPC: G06F17/50

CPC classification number: G06F17/5072 ,  G03F1/00 ,  G03F1/144 ,  G03F1/36 ,  G03F1/38 ,  G03F1/70 ,  G06F17/5068 ,  G06F17/5081

Abstract: 컴퓨팅 시스템에 의해 폴리곤 형상의 디자인 레이아웃을 커브드 형상의 디자인 레이아웃으로 변환하고, 상기 커브드 형상의 디자인 레이아웃에 컬러링을 진행하며, 상기 컬러링된 커브드 형상의 디자인 레이아웃의 스티칭 영역에 아큐트 코너 방지용 스티칭 형상을 생성하며, 상기 아큐트 코너 방지용 스티칭 형상이 생성된 커브드 형상의 디자인 레이아웃을 컬러에 따라 각각 분리하며, 및 상기 분리된 각각의 커브드 형상의 디자인 레이아웃을 폴리곤 형상의 디자인 레이아웃으로 변환하는 것을 포함하는 더블 패터닝 공정을 위한 디자인 레이아웃 디콤포지션 방법을 제공한다.

Abstract translation: 本发明提供了一种用于双重图案化工艺的设计布局分解方法。 根据设计布局分解方法，使用计算机系统将多边形的设计布局改为弯曲形状的设计布局; 弯曲形状的设计布局是彩色的; 在彩色设计布局的弯曲形状的缝合区域中形成用于防止锐角的缝合形状; 基于颜色分离形成用于防止急转弯的缝合形状的弯曲形状的设计布局; 并且将弯曲形状中分离的设计布局改变为多边形形状的设计布局。

公开(公告)号：KR1020150006146A

公开(公告)日：2015-01-16

申请号：KR1020130079502

申请日：2013-07-08

Applicant: 삼성전자주식회사

Inventor： 이정훈 ,  서상욱 ,  신혜수

IPC: H01L21/027

CPC classification number: H01L21/31144 ,  G03F7/70283 ,  G03F7/70466 ,  G03F7/70633 ,  H01L21/0274 ,  H01L21/32139 ,  H01L21/76816 ,  H01L21/76838 ,  H01L21/0273 ,  H01L27/11517 ,  H01L29/66477

Abstract: 하부 타겟 패턴들 및 상부 타겟 패턴들이 포함되는 타겟 패턴들의 레이아웃을 분할하기 위하여, 상기 각각의 하부 타겟 패턴과 상기 각각의 하부 타겟 패턴의 상부면과 적어도 일부가 오버랩되는 상부 타겟 패턴들을 서로 결합시켜 결합 구조물들을 생성한다. 상기 결합 구조물들의 레이아웃으로부터 1차 노광에 의해 형성되는 제1 결합 구조물과 2차 노광에 의해 형성되는 제2 결합 구조물로 분할한다. 상기 제1 결합 구조물에 포함되는 하부 및 상부 타겟 패턴을 각각 제1 및 제3 사진 공정에 의해 형성되는 제1 및 제3 타겟 패턴으로 결정한다. 또한, 상기 제2 결합 구조물에 포함되는 하부 및 상부 타겟 패턴을 각각 제2 및 제4 사진 공정에 의해 형성되는 제2 및 제4 타겟 패턴으로 결정한다. 상기 각 단계들은 컴퓨터를 이용하여 수행될 수 있다.

Abstract translation: 为了分割包括较低目标图案和上部目标图案的目标图案的布局，上部目标图案的至少一部分与下部目标图案中的每一个和每个下​​部目标图案的上表面重叠， 彼此耦合以形成耦合结构。 耦合结构的布局被分为通过初次曝光形成的第一耦合结构和通过二次曝光形成的第二耦合结构。 包括在第一耦合结构中的下和下目标图案被确定为通过第一和第三光刻工艺形成的第一和第三目标图案。 此外，包括在第二耦合结构中的下部和上部目标图案被确定为由第二和第四光刻工艺形成的第二和第四目标图案。 上述步骤可以通过使用计算机来执行。

公开(公告)号：KR1020060084553A

公开(公告)日：2006-07-25

申请号：KR1020050005250

申请日：2005-01-20

Applicant: 삼성전자주식회사

Inventor： 신혜수

IPC: H01L21/20

CPC classification number: H01L21/76879 ,  H01L21/02381 ,  H01L21/0245 ,  H01L21/02532 ,  H01L21/0262 ,  H01L21/02639 ,  H01L21/02647 ,  H01L21/28525 ,  H01L21/76802 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/11

Abstract: 단결정 구조물 및 이의 형성 방법, 단결정 구조물을 포함하는 반도체 장치 및 이의 제조 방법에서, 단결정 구조물은 단결정 반도체로 이루어지는 시드의 표면을 노출하는 콘택홀을 갖는 제1 층간 절연막 패턴과, 상기 콘택홀 내부를 채우는 제1 에피택셜층 패턴과, 상기 제1 에피택셜층 패턴 및 제1 층간 절연막 패턴 상에 구비되고, 상기 제1 에피택셜층 패턴의 일부분을 노출시키면서 그 단부는 상기 제1 에피택셜층 패턴 상부면 내에 위치하는 트랜치를 갖는 제2 층간 절연막 패턴 및 상기 트렌치 내부를 채우는 제2 에피택셜층 패턴을 구비한다. 상기 구조의 단결정 구조물을 채용하는 경우 제2 에피택셜층 패턴의 보이드 발생이 감소되며, 이로 인해 반도체 장치의 신뢰성을 향상시킬 수 있다.

公开(公告)号：KR100585081B1

公开(公告)日：2006-05-30

申请号：KR1020000010380

申请日：2000-03-02

Applicant: 삼성전자주식회사

Inventor： 신혜수

IPC: H01L21/027

Abstract: 노광 장치의 코마 수차 보정 방법에 관해 개시되어 있다. 투광 영역 및 차광영역을 포함하는 비 위상 반전 마스크의 투광 영역 중에서 코마 수차에 대한 패턴 변형과 반대되는 방향으로 패턴의 변화를 일으키는 선택된 적어도 어느 한 영역에 위상 반전 층을 형성하는 방법으로 선택된 위상 반전 마스크를 형성한다. 이와 같은 선택된 위상 반전 마스크를 사용함으로써 코마 수차가 있는 노광 장치를 이용하여 패턴, 예컨대 라인 및 스페이스을 형성하는 경우에 상기 코마 수차에 의해 패턴이 비대칭적으로 형성되고 그 중심이 쉬프트되는 것을 방지할 수 있다.

公开(公告)号：KR1020020037096A

公开(公告)日：2002-05-18

申请号：KR1020000067079

申请日：2000-11-13

Applicant: 삼성전자주식회사

Inventor： 신혜수 ,  이석주 ,  이정우 ,  이대엽

IPC: H01L21/027

CPC classification number: H01L21/32139 ,  Y10S438/975

Abstract: PURPOSE: A method for forming a micro-pattern of a semiconductor device is provided to prevent a rounding phenomenon generated from a line end of a pattern. CONSTITUTION: An etching object layer(102) is formed on an upper portion of a semiconductor substrate(100) in order to form a main pattern. A hard mask layer is formed on an upper portion of the etching object layer(102). The first hard mask layer pattern(104a) is formed by patterning the hard mask layer. An outline of the first direction of the main pattern is defined by forming the first hard mask layer. The outlines of the first direction and the second direction of the main pattern are defined and the second hard mask layer pattern is formed by patterning the first hard mask layer pattern(104a). The main pattern is formed by etching the etching object layer(102).

Abstract translation: 目的：提供一种用于形成半导体器件的微图案的方法，以防止从图案的线端产生的倒圆现象。 构成：为了形成主图案，在半导体衬底（100）的上部形成蚀刻对象层（102）。 在蚀刻对象层（102）的上部形成有硬掩模层。 第一硬掩模层图案（104a）通过图案化硬掩模层而形成。 通过形成第一硬掩模层来限定主图案的第一方向的轮廓。 限定主图案的第一方向和第二方向的轮廓，并且通过图案化第一硬掩模层图案（104a）形成第二硬掩模层图案。 通过蚀刻蚀刻对象层（102）形成主图案。

公开(公告)号：KR1020020024661A

公开(公告)日：2002-04-01

申请号：KR1020000056426

申请日：2000-09-26

Applicant: 삼성전자주식회사

Inventor： 신혜수 ,  유지용

IPC: H01L21/60

CPC classification number: H01L24/05 ,  H01L2224/04042 ,  H01L2224/05093 ,  H01L2224/48 ,  H01L2224/48463 ,  H01L2224/78301 ,  H01L2924/00014 ,  H01L2224/05556 ,  H01L2924/00012

Abstract: PURPOSE: A net-type bonding pad mask is provided to overcome a difference of exposure energy and a difference of focal offset, by disposing a plurality of bars between mask layer patterns and by subdividing a light transmitting portion into sub light transmitting portions. CONSTITUTION: A positive mask(110) has patterns defining vias of a cell array and wire bonding pads. The light transmitting portion(115) defines the size of the wire bonding pad. Mask layer patterns define a plurality of island-type insulators, disposed as a net type inside the light transmitting portion. The plurality of bars(117) having a size not greater than a resolution limit subdivide the light transmitting portion into the plurality of sub light transmitting portions(119), disposed among the mask layer patterns.

Abstract translation: 目的：通过在掩模层图案之间设置多个条并通过将光透射部分分成子透光部分来提供净型粘合垫掩模，以克服曝光能量的差异和焦点偏移的差异。 构成：正面掩模（110）具有限定单元阵列和引线键合焊盘的通孔的图案。 光传输部分（115）限定引线接合焊盘的尺寸。 掩模层图案限定了多个岛状绝缘体，其被布置为光传输部分内的网状。 具有不大于分辨率限制的尺寸的多个条（117）将透光部分细分成多个子透光部（119），设置在掩模层图案之中。

公开(公告)号：KR102055206B1

公开(公告)日：2019-12-12

申请号：KR1020130079502

申请日：2013-07-08

Applicant: 삼성전자주식회사

Inventor： 이정훈 ,  서상욱 ,  신혜수

IPC: H01L21/027

公开(公告)号：KR1020100103225A

公开(公告)日：2010-09-27

申请号：KR1020090021738

申请日：2009-03-13

Applicant: 삼성전자주식회사

Inventor： 신혜수 ,  유지용

IPC: H01L21/027

CPC classification number: G03B27/54 ,  G03F9/7007 ,  G03F9/7003 ,  G03F7/70433 ,  G03F7/70516 ,  G03F9/7065 ,  G03F9/7088

Abstract: PURPOSE: A manufacturing method of a semiconductor device and a manufacturing system thereof are provided to prevent the defect of a semiconductor device, which is generated during a photolithography process. CONSTITUTION: A reticle(1100), which has at least three mask registration keys(1140) on four sides of a key field(1110), is prepared. After the reticle is installed in an exposure system, the reticle is aligned by irradiating light. The measured mask registration is included. To compensate the measured mask registration is to compensate the misalignment degree of the measured mask registration and the disagreement degree of the mask registration of the reticle which is used in the previous process.

Abstract translation: 目的：提供半导体器件的制造方法及其制造系统，以防止在光刻工艺期间产生的半导体器件的缺陷。 构成：准备了在键区（1110）的四边具有至少三个掩模登记键（1140）的掩模版（1100）。 在将掩模版安装在曝光系统中之后，通过照射光来对准光罩。 包括测量的掩模注册。 为了补偿测量的掩模登记是补偿测量的掩模登记的不对准程度和在前一处理中使用的掩模版的掩模登记的不一致程度。

公开(公告)号：KR1020040040683A

公开(公告)日：2004-05-13

申请号：KR1020020068878

申请日：2002-11-07

Applicant: 삼성전자주식회사

Inventor： 황병준 ,  주준용 ,  신혜수 ,  김한수 ,  고광옥

IPC: H01L21/027

Abstract: PURPOSE: An exposure progressing method for manufacturing a semiconductor device is provided to be capable of restraining the bridge phenomenon between patterns having a micro interval with each other. CONSTITUTION: More than two multi-step exposure masks are prepared. At least one out of the multi-step exposure masks is formed as a no pattern mask and the others are formed as predetermined pattern masks. Photoresist layers are sequentially coated on a substrate by using the no pattern mask and the predetermined pattern mask. Then, an exposure process is performed on the resultant structure. Preferably, a phase transition mask is used when preparing the multi-step exposure masks. At this time, the phase transition mask has the predetermined transmittance.

Abstract translation: 目的：提供一种用于制造半导体器件的曝光进行方法，以能够抑制具有微小间隔的图案之间的桥接现象。 规定：准备两个以上的多步骤曝光掩模。 多步曝光掩模中的至少一个形成为无图案掩模，并且其它的形成为预定图案掩模。 通过使用无图案掩模和预定图案掩模，将光致抗蚀剂层顺序地涂布在基板上。 然后，对结果进行曝光处理。 优选地，在制备多步曝光掩模时使用相变掩模。 此时，相变掩模具有预定的透射率。

公开(公告)号：KR1020030075780A

公开(公告)日：2003-09-26

申请号：KR1020020015149

申请日：2002-03-20

Applicant: 삼성전자주식회사

Inventor： 이진혁 ,  강사윤 ,  권동휘 ,  유지용 ,  신혜수

IPC: H01L21/60

CPC classification number: H01L24/05 ,  H01L24/03 ,  H01L2224/02166 ,  H01L2224/05001 ,  H01L2224/05093 ,  H01L2224/05096 ,  H01L2224/05624 ,  H01L2224/05647 ,  H01L2224/45144 ,  H01L2924/01004 ,  H01L2924/01005 ,  H01L2924/01006 ,  H01L2924/01013 ,  H01L2924/01029 ,  H01L2924/01033 ,  H01L2924/01074 ,  H01L2924/01079 ,  H01L2924/01327 ,  H01L2924/014 ,  H01L2924/14 ,  H01L2924/00014 ,  H01L2924/00

Abstract: PURPOSE: A semiconductor device for intensifying a lower structure of a bonding pad and a method for manufacturing the same are provided to be capable of implementing an aiming shape and size without considerably restricting etching margin when forming a mesh type trench contact portion. CONSTITUTION: A semiconductor device is provided with a semiconductor substrate(200), a lower structure(202) formed on the semiconductor substrate, an interlayer dielectric(208) having a mesh type trench contact portion, formed at the upper portion of the lower structure, a contact plug(214) formed for filling the mesh type trench contact portion, and a bonding pad metal layer(216) formed on the upper portion of the resultant structure.

Abstract translation: 目的：提供一种用于增强接合焊盘的下部结构的半导体器件及其制造方法，能够在形成网状沟槽接触部的同时实现瞄准形状和尺寸，而不会大大地限制蚀刻余量。 构成：半导体器件设置有半导体衬底（200），形成在半导体衬底上的下部结构（202），具有网状沟槽接触部分的层间电介质（208），形成在下部结构的上部 形成为用于填充网状沟槽接触部分的接触插塞（214）和形成在所得结构的上部上的焊盘金属层（216）。