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公开(公告)号：KR100308198B1
公开(公告)日：2001-11-07
申请号：KR1019990039170
申请日：1999-09-14
Applicant: 삼성전자주식회사
IPC: H01L21/76
Abstract: 본발명은반도체소자분리방법에관한것으로, 특히에스오아이반도체소자에있어서트렌치소자분리장치를제조하는방법을제공한다. 본발명은트렌치개구부를식각형성한후에노출된실리콘측벽및 매몰산화막전면에질소원자를이온주입함으로써, 후속실리콘층 측벽열산화막형성단계에서, 매몰산화막과실리콘층사이의계면에쐐기형열산화막이성장하는것을억제할수 있다. 그결과, 활성실리콘엣지부분의스트레스발생을감소시키고, 양호한특성의게이트산화막및 트랜지스터를형성할수 있다.
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公开(公告)号：KR100278662B1
公开(公告)日：2001-02-01
申请号：KR1019980052515
申请日：1998-12-02
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 다마신(damascene)공정을 이용하여 금속배선을 형성함에 있어서, 금속배선의 표면에 디싱현상 및 침식현상이 발생하지 않는 다마신 금속배선 형성방법에 관한 것이다. 본 발명은 금속배선 패턴의 폭이 넓은 영역 또는 금속배선 패턴의 밀도가 높은 영역에 금속배선용 물질층보다 화학기계적 연마속도가 현저히 느린 더미층을 형성함으로써, 다마신 금속배선의 표면에 디싱현상 및 침식현상이 발생하는 것을 방지할 수 있다. 그 결과, 다마신 금속배선의 면저항의 변화가 매우 작아지고, 다마신 금속배선에서의 국부적인 전류밀도의 증가로 인해 발생하는 일렉트로 마이그레이션을 감소시킬수 있다. 따라서, 반도체 소자의 신뢰성을 향상시킬수 있다.
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公开(公告)号：KR1019970006213B1
公开(公告)日：1997-04-24
申请号：KR1019920000210
申请日：1992-01-09
Applicant: 삼성전자주식회사
IPC: H01L21/31
Abstract: A method of forming a protective layer of a semiconductor device constructed in such a manner that plasma generates between a first electrode to which a high frequency is applied and a second electrode to which a low frequency is applied, to deposit a silicon nitride layer on an Al metal line formed on a semiconductor substrate by a predetermined thickness, the Al metal line being placed on the second electrode side, in which the ratio of the power applied to the second electrode to the power applied to the first electrode is above 70%. The frequency applied to the first electrode is 13.56MHz and frequency applied to the second electrode is 300KHz. The silicon nitride layer may be formed on a PSG layer which is formed on the Al line by a predetermined thickness.
Abstract translation: 一种形成半导体器件的保护层的方法，其以等离子体在施加高频的第一电极和施加低频的第二电极之间产生等离子体的方式构成，以将氮化硅层沉积在 Al金属线形成在半导体衬底上预定厚度，Al金属线放置在第二电极侧，其中施加到第二电极的功率与施加到第一电极的功率的比率高于70％。 施加到第一电极的频率为13.56MHz，施加到第二电极的频率为300KHz。 可以在形成在Al线上预定厚度的PSG层上形成氮化硅层。
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公开(公告)号：KR1019960009165A
公开(公告)日：1996-03-22
申请号：KR1019940021079
申请日：1994-08-25
Applicant: 삼성전자주식회사
IPC: H01L27/08
Abstract: 바이폴라 트렌지스터 형성영역의 활성영역과 비활성영역간의 전기적 분리가 향상된 BiCOMS 반도체 장치의 제조방법에 관하여 개시한다. 본 발명은 기판상에 모스 트렌지스터와 바이폴라 트렌지스터로 구성되는 BiCMOS 반도체 장치의 제조방법에 있어서, 상기 기판상의 바이폴라 트렌지스터 영역에 매몰층을 형성하는 단계, 상기 매몰층을 포함하는 기판의 전면에 에피택셜층을 형성하는 단계, 상기 에피택셜층에 N형 또는 P형웰을 형성하는 단계, 상기 기판에 상기 바이폴라 트렌지스터의 활성영역과 비활성 영역을 한정하고, 상기 모스 트렌지스터의 형성영역과 상기 바이폴라 트렌지스터의 형성영역을 분리하는 필드산화막을 형성하는 단계, 상기 바이폴라 트렌지스터의 형성 영역 및 모스 트렌지스터의 형성영역에 모스 트렌지스터용 게이트 산화막과 게이트 전극을 형성하는 단계, 상기 모스 트렌지스터의 형성영역의 상기 게이트 산화막 및 게이트 전극 측면에 스페이서를 형성하는 단 , 및 상기 바이폴라 트렌지스터의 형성 영역의 게이트 산화막 및 게이트 전극을 식각하는 단계를 포함한다. 본 발명에 의하면, LDD구조를 형성하기 위한 CMOS 트렌지스터의 산화막을 전면에서 건식식각시 에미터-베이스 활성영역과 고농도 콜렉터 활성영역을 분리시키는 필드 산화막에 손상을 주지 않아 이들 활성영역간의 전기적 분리의 안정을 꾀할 수 있어 바이폴라 트렌지스터의 신뢰성을 향상시킬 수 있다.
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Patent Agency Ranking
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公开(公告)号：KR1019940010383A
公开(公告)日：1994-05-26
申请号：KR1019920019424
申请日：1992-10-22
Applicant: 삼성전자주식회사
IPC: H01L29/78
Abstract: 본 발명은 반도체 장치의 제조 방법에 관한 것으로, 특히 리세스드 게이트와 살리사이드 공정을 이용하여 전기적 특성을 향상시킬 수 있는 금속 산화물 반도체(MOS) 소자의 제조 방법에 있어서, 소자 분리 산화막이 형성되어있는 반도체 기판 상에 제1산화막을 형성하는 공정, 제1불순물을 이은 주입하는 공정, 절연막을 전극 형성한 공정, 게이트 전극 패턴이 형성될 부위의 상기 절연막 및 제1산화막을 순차로 제거하고 반도체 기판은 리세스트 식각하여 홈을 형성하는 공정, 반도체 기판의 홈에 제2산화막은 형성하는 공정, 폴리 실리콘을 침적하고 에치백하여 홈을 채우는 공정, 게이트 전극 패턴의 측벽에 스페이서를 형성하는 공정, 제2불순물을 이온 주입하는 공정, 고융점 금속을 침적하고 제1차 열처리하는 공정 및 미 반응 고융점 금속은 제거한 다 제2차 열처리하는 공정을 구비하여 이루어진 것을 특징으로 한다.
따라서, 상기한 본 발명의 방법에 의하면 게이트 전극의 일부를 함몰시켜 챈널 형성 부위 위쪽에 소오스/드레인을 형성시킴으로써 쇼트 채널 효과를 방지하며, 상기 함몰 게이트 전극 형성후 살리사이드 공정을 통해 게이트전극과 소오스/드레인의 접촉 저항을 감소시키므로 반도체 장치의 특성은 크게 향상시킬 수 있다. -
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