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公开(公告)号：KR100414204B1
公开(公告)日：2004-01-07
申请号：KR1020010030382
申请日：2001-05-31
Applicant: 삼성전자주식회사
IPC: H01L27/108
CPC classification number: H01L27/1087 , H01L28/84 , H01L31/0236 , H01L31/02363 , H01L31/0745 , Y02E10/50
Abstract: 하부 캐퍼시터 표층이 실리콘-게르마늄 단결정층 혹은 실리콘-게르마늄 단결정을 실리콘 단결정층이 덮고 있는 이중층으로 이루어지며, 캐퍼시터 하부전극 표면이 요철면으로 이루어진 캐퍼시터 소자를 구비하는 반도체 메모리 장치가 개시된다. 이때 하부 캐퍼시터 표층을 이루는 단결정층은 통상 에피택시 방법으로 이루어지며, 실리콘 게르마늄 단결정층에서 게르마늄의 함유율은 5 내지 50 중량%로 한다. 그 형성 방법은, 기판의 캐퍼시터 하부 전극을 형성할 영역에 선택적으로 단결정 실리콘 기판면을 드러내는 단계, 선택적으로 드러난 실리콘 기판면에 소오스 가스를 공급하면서 실리콘 게르마늄 단결정층을 성장시키는 단계, 상기 실리콘 게르마늄 단결정층 위로 유전막을 적층하는 단계, 상기 유전막 위로 캐퍼시터 상부 전극을 이룰 도전막을 적층하는 단계를 구비하여 이루어진다. 이때, 실리콘 게르마늄 단결정층을 일정 두께 형성한 뒤 실리콘 게르마늄 단결정층을 바탕으로 실리콘 단결정층을 더 성장시킬 수 있다. 실리콘 게르마늄 단결정층을 형성한 뒤에는 유전막 형성 전에 일정 시간의 어닐링이 더 이루어질 수 있다.
Abstract translation: 公开了一种具有电容器的半导体存储器件。 电容器包括由硅锗结晶层形成的底部电容器表面或其中硅锗结晶层覆盖硅结晶层的双层。 底部电容器表面不平坦并且通常通过外延方法形成。 硅锗结晶层的重量百分比约为5〜50％。 制造半导体存储器件的方法包括：在形成电容器底部电极的区域选择性地暴露晶体硅衬底的表面; 提供源气体以在选择性暴露的硅衬底的表面处生长硅锗晶体层; 在硅锗结晶层上层叠电介质层; 以及在介电层上堆叠导电层以形成电容器顶部电极。 在将硅锗晶体层形成为预定厚度之后，可以在硅锗晶体层处进一步生长硅晶体层。 在形成硅锗结晶层之后并且在形成电介质层之前，可以执行退火预定时间。
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公开(公告)号：KR100190085B1
公开(公告)日：1999-06-01
申请号：KR1019960035893
申请日：1996-08-27
Applicant: 삼성전자주식회사
Inventor： 하정민
IPC: H01L27/08
Abstract: 메탈 살리사이드(Salicide) 구조를 갖는 MOS 트랜지스터의 얕은 접합(Light Doped Drain)을 형성하는 방법을 개시한다. 본 발명은 반도체 기판 상에 게이트 절연막 형성하는 단계와, 게이트 전극용 폴리실리콘을 형성하고 양측면에 얇은 게이트 스페이서를 1차로 형성하는 단계와, 연속해서 보론나이트라이드막으로 구성된 2차 게이트 스페이서를 화학 기상 증착에 의해 적층하는 단계와, 이방성 식각에 의해 패턴을 완성하는 단계와, 상기 보론나이트라이드막 상의 보론 원자를 하부로 고상 확산하여 소오스 및 드레인을 형성하는 단계와, 이온 주입으로 소오스 및 드레인 영역에 깊은 접합 영역을 형성하는 단계를 거쳐서 MOS 트랜지스터의 LDD 구조를 완성하는 것을 구비한다. 본 발명에 의하면 게이트, 소오스, 드레인간의 단락을 유발시키는 TiSi
2 의 발생을 억제함으로써 신뢰성이 높은 MOS 트랜지스터를 제조할 수 있다.-
公开(公告)号：KR100190069B1
公开(公告)日：1999-06-01
申请号：KR1019960029882
申请日：1996-07-23
Applicant: 삼성전자주식회사
IPC: H01L21/28
Abstract: 본 발명은 질화막 또는 실리콘 산화막으로 형성하는 제1 스페이서의 전면에 실리콘 원자(Si)를 함유하지 않는 열 역학적으로 실리콘원자보다 더 안정된 결합을 형성할 수 있는 절연막으로 제2 스페이서를 형성한다. 이어서 상기 결과물 전면에 금속층을 형성한 후 2차에 걸쳐 RTP처리하여 금속 실리사이드층을 형성한다.
이에 따라 종래 기술에 의한 반도체장치의 금속 실리사이드층 형성 방법에서는 상기 게이트전극의 제1 스페이서에 부분적으로 금속 실리사이드층이 형성되는 반면, 본 발명에서는 상기 제1 스페이서의 전면에 금속 실리사이드층이 형성되는 것을 완전히 방지하여 게이트전극과 소오스 및 드레인간에 숏(short)이 형성되는 것을 막을 수 있다.-
公开(公告)号：KR100175016B1
公开(公告)日：1999-04-01
申请号：KR1019950034565
申请日：1995-10-09
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: 신규한 선택적 텅스텐 질화 박막의 형성방법 및 이를 이용한 금속배선의 형성방법이 개시되어 있다. 절연막이 형성되어 있는 반도체기판에 콘택홀을 형성한다. 화학기상증착 방법으로 상기 콘택홀의 내부에만 선택적으로 텅스텐 질화 박막을 증착한다. 침식현상이 없으며 고온에서도 안정한 선택적 텅스텐 질화 박막을 형성할 수 있으며, 이를 이용하여 콘택저항을 감소시킬 수 있는 금속배선을 형성할 수 있다.
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公开(公告)号：KR100155918B1
公开(公告)日：1998-12-01
申请号：KR1019950039660
申请日：1995-11-03
Applicant: 삼성전자주식회사
IPC: H01L21/31
CPC classification number: H01L27/10852 , H01L27/10817 , H01L28/91
Abstract: 제조공정이 단순하고 고신뢰성의 반도체장치의 캐패시터 형성방법이 개시되어 있다. 본 발명은 실리콘기판의 전면에, 콘택홀을 갖는 제1절연막/제2절연막 패턴을 형성하는 공정, 상기 콘택홀을 채우는 제1도전막을 증착하는 공정, 상기 제1도전막을 패터닝하여 제1도전막 패턴을 형성하는 공정, 상기 결과물의 전면에 콘택홀을 갖는 제3절연막 패턴을 형성하는 공정, 상기 제3절연막 패턴위에는 형성되지 않고 상기 콘택홀의 내부에만 선택적으로 제2도전막 패턴을 형성하는 공정, 상기 제3절연막 패턴을 식각하여 제거하는 공정, 상기 제2절연막 패턴을 습식식각하여 언더컷을 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 캐패시터 형성방법은, 절연막 패턴위에는 형성되지 않고 콘택홀의 내부에만 선택적으로 형성되는 독특한 제2도전막 패턴, 예컨데 선택적 텅스텐질화박막의특성을 이용하여 여러단계의 공정이 생략되므로 제조공정이 단순하고, 또한 제2도전막이, 예컨데 선택적 텅스텐질화박막이 고유전막의 산소확산에 대한 확산장벽막의 역할을 하여 누설전류를 근본적으로 해결할 수 있다.-
Patent Agency Ranking
公开(公告)号：KR1019980068034A
公开(公告)日：1998-10-15
申请号：KR1019970004466
申请日：1997-02-14
Applicant: 삼성전자주식회사
IPC: H01L29/86
Abstract: 타이타늄 폴리사이드 게이트 전극의 형성방법이 개시되어 있다. 이 방법은 반도체기판 상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막 상에 도우핑된 폴리실리콘막, 장벽금속막, 타이타늄 실리사이드막, 및 게이트 보호막을 순차적으로 형성하는 단계와, 상기 게이트 보호막, 상기 타이타늄 실리사이드막, 상기 장벽금속막을 연속적으로 패터닝하여 상기 폴리실리콘막의 소정영역 상에 차례로 적층된 장벽금속막 패턴, 타이타늄 실리사이드막 패턴, 및 게이트 보호막 패턴을 형성하는 단계와, 상기 장벽금속막 패턴, 상기 타이타늄 실리사이드막 패턴, 및 상기 게이트 보호막 패턴 측벽에 스페이서를 형성하는 단계와, 상기 게이트 보호막 패턴 및 상기 스페이서를 식각 마스크로하여 상기 폴리실리콘막을 식각함으로써 상기 스페이서 및 상기 장벽금속막 패턴 아래에 폴리실리콘막 패턴을 형성하는 단계� �, 상기 결과물을 열산화시키는 단계를 포함하는 것을 특징으로 한다.
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公开(公告)号：KR1019980040633A
公开(公告)日：1998-08-17
申请号：KR1019960059857
申请日：1996-11-29
Applicant: 삼성전자주식회사
IPC: H01L21/335
Abstract: 반도체 장치의 살리사이드 형성방법이 개시되어 있다. 본 발명은 실리콘 기판 상에 게이트 산화막 및 게이트 전극을 형성하는 단계와, 상기 게이트 전극의 양측벽에 산화막을 형성하는 단계와, 상기 게이트 전극의 양측벽에 형성된 산화막 상에 스페이서를 형성하는 단계와, 상기 스페이서를 마스크로 상기 기판의 전면에 불순물을 이온주입하여 소오스 및 드레인 영역을 형성하는 단계와, 상기 소오스 영역, 드레인 영역 및 게이트 전극 상에 선택적으로 물질막을 형성하는 단계와, 상기 결과물 전면에 금속막을 형성하는 단계와, 상기 금속막을 상기 게이트 전극 및 실리콘 기판을 구성하고 있는 실리콘과 반응시켜 금속 실리사이드막을 형성하는 단계를 포함한다. 상기 물질막은 질화막 또는 타이타늄 나이트라이드막으로 형성할 수 있다. 본 발명은 상기 물질막으로 인하여 후속의 급속 열처리시 종래의 응집현상을 개선할 수 있고, 게이트 전극과 소오스 영역 및 드레인 영역간의 단락을 해결할 수 있다.
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公开(公告)号：KR1019980021237A
公开(公告)日：1998-06-25
申请号：KR1019960040024
申请日：1996-09-14
Applicant: 삼성전자주식회사
IPC: H01L27/108
Abstract: 신규한 반도체장치의 캐패시터 제조방법이 개시되어 있다. 반도체기판 상에 주상구조를 갖는 장벽금속층을 증착한다. 상기 결과물 상에, 상기 장벽금속층이 갖는 주상구조 특성을 이용하여 스토리지전극용 도전층으로 TiSix층을 주상구조로 증착한다. 상기 TiSi층 및 장벽금속층을 사진식각 공정으로 패터닝하여 스토리지전극을 형성한다. 상기 TiSix층의 그레인의 맨 위에 자연적으로 쌓여진 TiSix의 산화물을 마스크로 이용하여 상기 TiSix층 및 TiN층을 이방성 식각함으로써, 상기 스토리지전극에 다수의 필라를 형성한다. 종래의 HSG를 이용한 캐패시터에 비해 훨씬 조밀한 주상구조를 얻을 수 있어, 스토리지전극의 면적을 극대화할 수 있다.
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公开(公告)号：KR1019970023849A
公开(公告)日：1997-05-30
申请号：KR1019950034565
申请日：1995-10-09
Applicant: 삼성전자주식회사
IPC: H01L21/3205
Abstract: 신규한 선택적 텅스텐 질화 박막의 형성방법 및 이를 이용한 금속배선의 형성방법이 개시되어 있다. 절연막이 형성되어 있는 반도체기판에 콘택홀을 형성한다. 화학기상증착 방법으로 상기 콘택홀의 내부에만 선택적으로 텅스텐 질화 박막을 증착한다. 침식현상이 없으며 고온에서도 안정한 선택적 텅스텐 질화 박막를 형성할 수 있으며, 이를 이용하여 콘택저항을 감소시킬 수 있는 금속배선을 형성할 수 있다.
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公开(公告)号：KR1019970018537A
公开(公告)日：1997-04-30
申请号：KR1019950031092
申请日：1995-09-21
Applicant: 삼성전자주식회사
Inventor： 하정민
IPC: H01L27/10
Abstract: 본 발명은 탄탈륨 화합물을 전극으로 사용하는 반도체 소자의 커패시터 형성방법에 관한 것으로서, 실리콘 기판상에 이온 주입을 실시하고 필드 산화막으로 격리한 후 Ta 화합물을 사용하여 하부전극을 형성하는 단계; 상기 Ta 화합물로 형성된 하부전극의 표면을 산화시켜 TaON의 강한 장벽층 금속 전극을 얻거나 TaO의 얇은 산화막의 유전막을 얻는 단계; Ta
2 O
5 를 도포하여 커패시터의 유전체층을 형성하는 단계; Ta 화합물을 사용하여 커패시터의 상부전극을 형성하는 단계; BPGS 또는 USG로 평탄화한 후 콘택을 형성하고 금속 배선을 형성하는 단계를 포함함을 특징으로 한다. 본 발명에 의하면 장벽 금속으로 Ta 화합물을 Ta
2 O
5 유전막의 상하부 전극으로 사용함으로써 등가 산화막의 두께를 감소시킬 수 있다. 또한 하부전극 Ta 화합물 표면을 산화함으로써 강한 장벽층을 형성할 수 있고, Ta
2 O
5 를 도포하지 않은 상태에서도 TaO의 얇은 두께의 유전막을 확보하고, TaON을 형성하여 산소장벽 특성을 더욱 강화할 수 있다.
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