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公开(公告)号：KR100943214B1
公开(公告)日：2010-02-18
申请号：KR1020070055466
申请日：2007-06-07
Applicant: 한국전자통신연구원
Abstract: 1. 청구범위에 기재된 발명이 속하는 기술분야
본 발명은 프로세스 간 통신을 이용한 오디오 복호화 장치 및 그 방법에 관한 것임.
2. 발명이 해결하려고 하는 기술적 과제
본 발명은, 오디오 복호화 장치(디코더)의 각각의 기능 블록 간(예를 들면, 비트스트림 파서와 필터뱅크, 필터뱅크와 PCM 데이터 버퍼 등)에 독립적인 제어 프로토콜을 이용하여 데이터 전달을 수행함으로써, 모든 기능 블록들이 거의 동시에(Concurrently) 동작하게 되고, 이로 인하여 하드웨어 자원을 매우 효율적으로 사용할 수 있으며 또한 오디오 복호화 장치의 동작 주파수를 낮출 수 있어 전력 소비량을 절감시킬 수 있는, 프로세스 간 통신을 이용한 오디오 복호화 장치 및 그 방법을 제공하는데 그 목적이 있음.
3. 발명의 해결방법의 요지
본 발명은, 프로세스 간 통신을 이용한 오디오 복호화 장치에 있어서, 입력 오디오 신호를 파싱하여 저장하며, 제1제어신호에 의거하여 상기 파싱된 오디오 신호를 출력하는 파싱 수단과, 상기 파싱된 오디오 신호를 수신하여 서브밴드 샘플 데이터를 생성하여 출력하는 서브밴드 샘플 데이터 생성 수단과, 상기 서브밴드 샘플 데이터를 저장하며, 제2제어신호에 의거하여 상기 저장된 서브밴드 샘플 데이터를 출력하며, 상기 서브밴드 샘플 데이터 출력 시 상기 파싱된 오디오 신호의 출력을 요구하는 상기 제1제어신호를 생성하는 필터 버퍼 수단과, 상기 필터 버퍼 수단으로부터 출력된 상기 서브밴드 샘플 데이터를 PCM 데이터로 변환하는 필터 코어 수단을 포함함.
4. 발명의 중요한 용도
본 발명은 오디오 복호화 장치 등에 이용됨.
오디오 디코더, 프로세스 간 통신, 블록 간 통신, 서브밴드 샘플 데이터, PCM 데이터-
公开(公告)号：KR100911383B1
公开(公告)日：2009-08-10
申请号：KR1020070125919
申请日：2007-12-06
Applicant: 한국전자통신연구원
Abstract: 본 발명의 진화형 지상파 디지털 멀티미디어 방송(AT-DMB) 수신기는, 수신된 신호로부터 기본계층 트랜스포트(transport stream ; TS) 스트림을 복구하는 기본계층 베이스밴드 모뎀, 상기 수신된 신호로부터 강화계층 트랜스포트 스트림을 복구하는 강화계층 베이스밴드 모뎀, 그리고 상기 기본계층 트랜스포트 스트림과 상기 강화계층 트랜스포트 스트림을 멀티 트랜스포트 패킷으로 변환하는 멀티 트랜스포트 패킷 생성기를 포함한다. 이상과 같은 본 발명의 구성에 따르면, 비디오 디코더와 같이 네트워크에 연결된 장치가 계층구조 형태로 이루어진 AT-DMB의 트랜스포트 스트림의 종류를 용이하게 구분할 수 있게 되어, 각각의 멀티 트랜스포트 패킷의 특성에 맞는 디코딩을 효율적으로 수행할 수 있게 된다. 또한, 하나 또는 그 이상의 트랜스포트 스트림들이 하나의 패킷 형태로 구성되어, AT-DMB의 트랜스포트 스트림을 타 매체로 용이하게 전송할 수 있게 된다.
TS 스트림, 패킷 생성기, DMB-
公开(公告)号：KR1020090064928A
公开(公告)日：2009-06-22
申请号：KR1020070132313
申请日：2007-12-17
Applicant: 한국전자통신연구원
IPC: H04N7/015
CPC classification number: H04H40/18 , H04H2201/11 , H04L25/0202 , H04L27/18
Abstract: An advanced terrestrial DMB(Digital Multimedia Broadcasting) receiver and a channel filter thereof are provided to improve channel estimation and compensation capabilities. A phase distortion measurer(220) performs hard decision on an nth symbol whose phase distortion is compensated. The phase distortion measurer determines phase distortion values corresponding to each subcarrier of the nth symbol, by using the nth symbol and hard decision results of the nth symbol. A channel filter(230) interpolates the phase distortion values, and determines phase distortion estimation values corresponding to the plural subcarriers of the nth symbol. The channel filter delays the phase distortion estimation values as one symbol, and outputs the delayed values.
Abstract translation: 提供了高级地面DMB（数字多媒体广播）接收机及其信道滤波器，以改善信道估计和补偿能力。 相位失真测量器（220）对相位失真进行补偿的第n个符号执行硬判决。 相位失真测量器通过使用第n个符号的第n个符号和第n个符号的硬判决结果来确定与第n个符号的每个子载波相对应的相位失真值。 信道滤波器（230）内插相位失真值，并且确定与第n个符号的多个子载波对应的相位失真估计值。 通道滤波器将相位失真估计值延迟为一个符号，并输出延迟值。
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公开(公告)号：KR1020090059707A
公开(公告)日：2009-06-11
申请号：KR1020070126706
申请日：2007-12-07
Applicant: 한국전자통신연구원
Abstract: A scalable video encoding apparatus using the closed loop filtering and a method thereof are provided to perform the video coding efficiently by guaranteeing the quality of images, respectively having different resolution. A scalable video encoding apparatus using the closed loop filtering comprises a space-time conversion unit(13), a quantization unit and a closed loop filtering unit(22). The space-time conversion unit removes the temporal and spatial redundancy by using a reference image to generate the first conversion image. The quantization unit produces image information coded by quantizing the first conversion image. The closed loop filtering unit sequentially performs the inverse quantization and inverse space-time conversion for the coded image information to generate a decoding image, and then provides the decoding image as the reference image.
Abstract translation: 提供了使用闭环滤波的可分级视频编码装置及其方法，以通过保证具有不同分辨率的图像的质量来有效地执行视频编码。 使用闭环滤波的可分级视频编码装置包括时空转换单元（13），量化单元和闭环滤波单元（22）。 空间 - 时间转换单元通过使用参考图像来产生第一转换图像来消除时间和空间冗余。 量化单元产生通过量化第一转换图像而编码的图像信息。 闭环滤波单元对编码图像信息顺序进行逆量化和反时空转换，生成解码图像，然后提供解码图像作为参考图像。
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公开(公告)号：KR1020080097066A
公开(公告)日：2008-11-04
申请号：KR1020070042190
申请日：2007-04-30
Applicant: 한국전자통신연구원
CPC classification number: G06F9/544 , G06F12/109 , G06F2212/656
Abstract: An apparatus for processing multimedia data parallelly is provided to offer a temporal and directional shared memory between data processing elements. An MRU(Memory Routing Unit) includes share memory pages(222a,222e), and share page switch(221a,221e,221v). The share memory page is shared with the other data processing elements which is adjacent to the concerned data processing element. The share page switch selectively connects the share memory page to data processing element. A DPU(Data Processing Unit) comprises the virtual page and dynamic re-allocator. The virtual page is connected to the share memory page. The dynamic remapper(217) assigning the share memory page to any kind of data processing element, determines according to the state where a series of task for the multimedia data process is processed at each data processing element, and controls the share page switch according to crystallization.
Abstract translation: 提供并行处理多媒体数据的装置，以在数据处理元件之间提供时间和方向共享存储器。 MRU（存储器路由单元）包括共享存储器页面（222a，222e）和共享页面切换（221a，221e，221v）。 共享存储器页面与与相关数据处理元件相邻的其他数据处理元件共享。 共享页面开关选择性地将共享存储器页面连接到数据处理元件。 DPU（数据处理单元）包括虚拟页面和动态重新分配器。 虚拟页面连接到共享内存页面。 将共享存储器页面分配给任何种类的数据处理元件的动态再映射器（217）根据在每个数据处理元件处理多媒体数据处理的一系列任务的状态来确定，并且根据 结晶。
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Patent Agency Ranking
公开(公告)号：KR100864858B1
公开(公告)日：2008-10-23
申请号：KR1020070085123
申请日：2007-08-23
Applicant: 한국전자통신연구원
IPC: H04N5/04
Abstract: 본 발명은 지상파 디지털 멀티미디어 방송(Terrestrial-DMB) 수신 시스템에서 수신 신호에 대한 동기 장치 및 그 방법과, 이를 이용한 수신 장치에 관한 것으로, 전송 모드를 검출하고, 프레임의 초기 시작점을 검출하기 위한 전송 모드 및 프레임 시작점 검출수단; 상기 검출된 프레임의 초기 시작점을 시작으로 하여 일정 심볼마다 수신된 신호의 주파수 옵셋을 미세 보정하고, 미세 시간 동기가 수행된 이후에는 상기 미세 시간 동기 결과를 이용해 수신 신호의 주파수 옵셋을 미세 보정하는 소수배 에러 보상수단; 수신 신호에 대한 주파수 옵셋을 보정하는 정수배 에러 보상수단; 및 상기 소수배 에러 보상수단과 상기 정수배 에러 보상수단에 의해 주파수 옵셋이 보정된 수신 신호에 대해 채널 임펄스 응답을 측정하여 수신 신호의 시간적 오차를 보정하는 미세 시간동기수단을 포함한다.
지상파, DMB, 디지털, 방송, 수신, 동기, 시간, 주파수, 옵셋-
公开(公告)号：KR1020080052366A
公开(公告)日：2008-06-11
申请号：KR1020070106829
申请日：2007-10-23
Applicant: 한국전자통신연구원
Abstract: An embedded system and a page relocation method therefor is provided to minimize leaked current by cutting off power supplied for memory banks while the embedded system made of a processor and a memory is operating. An embedded system includes a processor(10), a data relocating circuit(20), and a memory(100). The processor, for example, a DSP(Digital Signal Processor) Core, performs a read operation or a write operation to read or write data on the memory at every clock cycle. Particularly, a DSP simultaneously performs plural read and write operations to read or write server data at every clock cycles. The embedded system outputs 16-bits of a logical memory address(11). The logical memory address is inputted to the data relocating circuit. The data relocating circuit converts the logical memory address to a physical memory address. The logical memory address is an address in a view of a program performed in the processor. On the contrary, the physical memory address(29) is an address for accessing an actual memory. The logical memory address is divided into a page address(21) and an offset address(22). In order to manage a memory, an entire memory is divided by a predetermined unit. Each of divided areas is referred as a page. In the data relocating circuit, a page locator(23) generates a physical page address(28) with reference to a page converter(26) and a page valid flag unit(27).
Abstract translation: 提供了一种嵌入式系统及其页面重定位方法，以便在由处理器和存储器构成的嵌入式系统正在运行时，通过切断为存储体提供的电力来最小化泄漏电流。 嵌入式系统包括处理器（10），数据重定位电路（20）和存储器（100）。 处理器，例如DSP（数字信号处理器）核心，在每个时钟周期执行读操作或写入操作以在存储器上读或写数据。 特别地，DSP在每个时钟周期同时执行多个读取和写入操作以读取或写入服务器数据。 嵌入式系统输出16位逻辑存储器地址（11）。 逻辑存储器地址被输入到数据重定位电路。 数据重定位电路将逻辑存储器地址转换为物理存储器地址。 逻辑存储器地址是在处理器中执行的程序的视图中的地址。 相反，物理存储器地址（29）是用于访问实际存储器的地址。 逻辑存储器地址被分为页地址（21）和偏移地址（22）。 为了管理存储器，整个存储器被预定的单元划分。 每个划分的区域被称为页面。 在数据重定位电路中，页定位器（23）参考页转换器（26）和页有效标志单元（27）产生物理页地址（28）。
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公开(公告)号：KR100797078B1
公开(公告)日：2008-01-23
申请号：KR1020060087451
申请日：2006-09-11
Applicant: 한국전자통신연구원
Abstract: 본 발명은 T-DMB (Terrestrial-DMB)와 같이 EUREKA-147 표준을 따르는 송수신 시스템에서 TII(Transmitter Identification Information) 정보를 검출하기 위한 새로운 알고리즘에 관한 것이다.
본 발명의 TII 디코더는, 입력 신호의 크기(magnitude)를 모니터링하는 크기(magnitude) 획득부; 입력 신호의 위상을 모니터링하는 위상 획득부; 상기 크기 신호 및 위상 신호로부터 TII 펄스의 입력을 판단하기 위한 TII 펄스 판단부; 및 다수개의 TII 펄스의 시간 지연이 동일한가 여부, 및 상기 다수개의 TII 펄스로 이루어지는 TII 패턴의 반복 여부를 검사하기 위한 일관성 체크부를 포함한다.
또한, 본 발명의 TII 디코딩 방법은, 입력 신호의 크기(magnitude) 및 위상을 모니터링하는 단계; 입력 신호의 크기가 소정의 피크문턱값보다 크면, 피크로 판단하는 단계; 상기 피크들 중 연속되는 2개의 피크의 위상을 비교하여, 위상이 동일하면 TII 단위 펄스의 발생으로 판단하는 단계; 다수개의 TII 펄스의 시간지연이 동일한가 여부를 검사하는 단계; 상기 다수개의 TII 펄스로 이루어지는 TII 패턴이 소정 회수 반복되는가를 검사하는 단계; 및 확인된 TII 패턴을 출력하는 단계를 포함한다.
본 발명의 알고리즘은 Fully Hardwired Logic으로 구성할 수 있고 또한 수신 심볼을 저장할 필요 없이 Real Time으로 TII 패턴의 검출이 가능하여 메모리 소자가 필요 없어 기존 DSP 방식에 비하여 매우 적은 하드웨어 크기를 가지는 장점이 있다.
TII, Eureka-147, DAB, TDMB-
公开(公告)号：KR1020070061294A
公开(公告)日：2007-06-13
申请号：KR1020060087451
申请日：2006-09-11
Applicant: 한국전자통신연구원
CPC classification number: H04N21/4353 , H04H2201/11 , H04N21/4425
Abstract: A TII(Transmitter Identification Information) decoder and a decoding method are provided to stably detect TII(Transmitter Identification Information) included in a null period of a transmission frame and automatically control an identification threshold level of a signal magnitude of a reception symbol, required to discriminate an effective TII signal pattern from noise in a demodulated symbol to maintain an optimized operating state all the time. A TII decoder includes a magnitude acquisition unit(310), a phase acquisition unit(320), a TII pulse judgment unit(330), and a consistency checking unit(340). The magnitude acquisition unit monitors the magnitude of an input signal. The phase acquisition unit monitors the phase of the input signal. The TII pulse judgment unit determines input of TII pulses from the magnitude signal and the phase signal respectively obtained by the magnitude acquisition unit and the phase acquisition unit. The consistency checking unit checks whether a plurality of TII pulses has the same time delay and/or whether a TII pattern composed of the plurality of TII pulses is repeated.
Abstract translation: 提供TII（发送器识别信息）解码器和解码方法以稳定地检测包括在传输帧的零周期中的TII（发送器识别信息），并且自动控制接收符号的信号幅度的识别阈值电平， 将有效TII信号模式与解调符号中的噪声区分开来，以始终保持优化的操作状态。 TII解码器包括幅度获取单元（310），相位获取单元（320），TII脉冲判断单元（330）和一致性检查单元（340）。 幅度获取单元监视输入信号的幅度。 相位获取单元监视输入信号的相位。 TII脉冲判断单元从由幅度获取单元和相位获取单元分别获得的幅度信号和相位信号确定TII脉冲的输入。 一致性检查单元检查多个TII脉冲是否具有相同的时间延迟和/或是否重复由多个TII脉冲组成的TII图案。
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公开(公告)号：KR1020030089222A
公开(公告)日：2003-11-21
申请号：KR1020020027333
申请日：2002-05-17
Applicant: 한국전자통신연구원
IPC: H03M7/42
CPC classification number: H03M7/42
Abstract: PURPOSE: A programmable variable length decoder connected to a processor is provided to reduce the computational load by using one barrel shifter. CONSTITUTION: A buffer memory(100) arranges in parallel bit stream data, which is inputted thereto, with a predetermined bit number to store and output it according to a first control signal. A latch unit(200) stores and outputs temporarily the data outputted from the buffer memory(100) according to the first control signal. A multiplexer(300) selects output data from the latch unit(200) to output the selected data. A first barrel shifter(400) shifts the selected data from the multiplexer(300) according to a second control signal and outputs the shifted data. A decoding table(600) decodes the shifted data from the first barrel shifter(400) to output a decoded codeword and a bit length. A controller(700) adds the bit length of the decoded codeword to a bit length of a cumulated codeword and stores the added bit lengths. The controller(700) generates the first and second control signals to output them to the buffer memory unit(100), the latch unit(200), and the first barrel shifter(400).
Abstract translation: 目的：提供连接到处理器的可编程可变长度解码器，以通过使用一个桶形移位器来减少计算负载。 构成：缓冲存储器（100）以预定的比特数排列并行输入的比特流数据，以根据第一控制信号存储和输出。 锁存单元（200）根据第一控制信号临时存储从缓冲存储器（100）输出的数据。 多路复用器（300）选择来自锁存单元（200）的输出数据以输出所选择的数据。 第一桶形移位器（400）根据第二控制信号从多路复用器（300）移位所选择的数据，并输出移位的数据。 解码表（600）对来自第一桶形移位器（400）的移位数据进行解码以输出解码码字和位长度。 控制器（700）将解码码字的比特长度加到累积码字的比特长度，并存储所添加的比特长度。 控制器（700）产生第一和第二控制信号以将其输出到缓冲存储器单元（100），锁存单元（200）和第一桶形移位器（400）。
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