公开(公告)号：KR1020060042791A

公开(公告)日：2006-05-15

申请号：KR1020040091577

申请日：2004-11-10

Applicant: 한국전자통신연구원

Inventor： 장구영 ,  이문규 ,  이항록 ,  홍도원 ,  강주성 ,  조현숙 ,  정교일

IPC: H04L9/08

CPC classification number: H04L9/0861 ,  H04L2209/12

Abstract: 본 발명은 키 스트림 생성 방법 및 장치에 관한 것으로, 키 스트림 생성 방법은, 비트 스트림을 입력받아 암호 시스템에 사용되는 키 스트림을 생성하는 방법에 있어서, (a) 4 비트 이상의 비트 스트림을 입력받는 단계; (b) 상기 입력된 4 비트 이상의 비트 스트림에서 2 비트 이상으로 이루어진 일부 비트 스트림을 선택하는 단계; (c) 상기 (b)단계에서 선택된 일부 비트 스트림에 해당하는 각각의 비트에 대하여 소정 연산을 수행하여 연산값을 생성하는 단계; 및 (d) 상기 (c)단계에서 생성된 연산값의 상태에 따라, 상기 (a)단계에서 입력받은 비트 스트림을 버리거나 상기 (b)단계에서 선택되지 않은 나머지 비트 스트림을 키 스트림으로 출력하는 단계;로 구성된다. 본 발명의 이러한 구성을 통해 유비쿼터스 컴퓨팅 및 네트워크 환경에 적합하면서도 안전성 또는 효율성을 가지는 키 스트림 생성 방법 및 장치를 제공할 수 있다.

公开(公告)号：KR100457177B1

公开(公告)日：2004-11-16

申请号：KR1020030013788

申请日：2003-03-05

Applicant: 한국전자통신연구원

Inventor： 홍도원 ,  류희수 ,  신상욱 ,  장구영 ,  정석원 ,  윤중철 ,  최준 ,  임종인

IPC: G06F7/52

Abstract: PURPOSE: A serial-parallel multiplier finding out the multiplication of two elements on a finite field is provided to quickly find out the multiplication of two elements on finite field by performing the modular subtraction for each operation result again after respectively multiplying the divided two multipliers to a multiplicand. CONSTITUTION: A multiplexer(11) alternatively outputs the first and the second multiplier data depending on a selection signal by receiving the multiplier data in parallel. A half multiplier(12) outputs the first operation value by multiplying the first multiplier to the multiplicand data and performing the modular operation, and outputs the second operation value by multiplying the second multiplier to the multiplicand data and performing the modular operation. A storage(13) stores the first operation value at the first cycle and outputs the stored value at the second cycle depending on a clock doubled to the selection signal. A modular subtracter(14) performs the modular subtraction for subtracting the received first operation value from the second operation value.

Abstract translation: 目的：通过在分开的两个乘法器分别乘以各个运算结果之后再次对每个运算结果进行模减法，提供一个求出有限域上两个元素相乘的串行 - 并行乘法器，以快速找出两个元素在有限域上的乘法 被乘数。 构成：复用器（11）通过并行接收乘法器数据，根据选择信号交替地输出第一和第二乘法器数据。 半乘法器（12）通过将第一乘数与乘数数据相乘并执行模运算来输出第一运算值，并且通过将第二乘数与乘数数据相乘并执行模运算来输出第二运算值。 存储器（13）在第一周期存储第一操作值，并根据加倍到选择信号的时钟在第二周期输出存储的值。 模块减法器（14）执行模减法以从第二操作值中减去接收到的第一操作值。

公开(公告)号：KR1020040033158A

公开(公告)日：2004-04-21

申请号：KR1020020062076

申请日：2002-10-11

Applicant: 한국전자통신연구원

Inventor： 신상욱 ,  류희수 ,  홍도원 ,  정배은 ,  강주성 ,  장구영 ,  김건우 ,  김재겸 ,  손호준

IPC: H04L9/00

CPC classification number: H04L9/0662 ,  G06F7/582 ,  H04L9/001 ,  H04W12/08

Abstract: PURPOSE: An encrypting and decrypting method using cellular automata and an apparatus for the same are provided to encrypt and decrypt input data by using structural merits of multi-dimensional cellular automata. CONSTITUTION: A multi-dimensional space is formed by using a plurality of triangular cells(201). Binary digits having predetermined bits are assigned to the triangular cells, respectively(202). Each value of the triangular cells is updated according to the flow of discrete time and a binary random progression is formed by using each value of the triangular cells(207). An encryption process is performed by executing a logical operation for the binary random progression and a plain text binary progression(208).

Abstract translation: 目的：提供使用细胞自动机的加密和解密方法及其装置，通过使用多维细胞自动机的结构优点对输入数据进行加密和解密。 构成：通过使用多个三角形单元（201）形成多维空间。 具有预定位的二进制数字分别被分配给三角形单元（202）。 根据离散时间的流程更新三角形单元的每个值，并且通过使用三角形单元格的每个值（207）形成二进制随机进度。 通过执行二进制随机进程和纯文本二进制进程的逻辑运算来执行加密处理（208）。