公开(公告)号：KR1020030059711A

公开(公告)日：2003-07-10

申请号：KR1020020000451

申请日：2002-01-04

Applicant: 삼성전자주식회사

Inventor： 유태광 ,  한정욱

IPC: H01L21/8247

CPC classification number: H01L27/11521 ,  H01L27/115 ,  H01L27/11524 ,  H01L29/42324

Abstract: PURPOSE: A non-volatile memory device and a method for manufacturing the same are provided to be capable of securing the predetermined distance between a channel region and a source region by using base patterns. CONSTITUTION: The first and second base patterns(204a,204b) are located and spaced apart from each other on a semiconductor substrate(200). A channel region(210) is located between the first and second base pattern in the semiconductor substrate. A source and drain regions(208,212) are located at both sides of the channel region near the first and second base pattern in the semiconductor substrate. A memory gate is located and prolonged from the upper portion of the first base pattern to the predetermined portion of the channel region for covering the upper portion of the first base pattern. A tunnel insulating layer(218) is located between the memory gate and the channel region. The second base pattern is covered with a selective gate.

Abstract translation: 目的：提供一种非易失性存储器件及其制造方法，以能够通过使用基本图案来确保沟道区域和源极区域之间的预定距离。 构成：第一和第二基底图案（204a，204b）在半导体衬底（200）上彼此定位和间隔开。 沟道区域（210）位于半导体衬底中的第一和第二基底图案之间。 源极和漏极区域（208,212）位于半导体衬底中的第一和第二基底图案附近的沟道区域的两侧。 存储栅极从第一基底图案的上部定位和延伸到沟道区域的预定部分，以覆盖第一基底图案的上部。 隧道绝缘层（218）位于存储器栅极和沟道区域之间。 第二个基本图案被一个选择性栅极覆盖。

公开(公告)号：KR1020010036254A

公开(公告)日：2001-05-07

申请号：KR1019990043190

申请日：1999-10-07

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: H01L27/115

CPC classification number: H01L27/11519 ,  H01L21/28273 ,  H01L27/115 ,  H01L29/7883

Abstract: PURPOSE: An EEPROM(Electrically Erasable Programmable Read Only Memory) device and a method for manufacturing the same are provided to reduce a size of a cell by decreasing an active region. CONSTITUTION: A tunnel ion injection region is formed on a part of an active region(120) including a tunnel region(32). A tunnel insulating layer is formed on a part of the active region(120) corresponding to the tunnel region(32). A gate insulating layer is formed partially at the active region(120) of an outside of the tunnel region(32). A floating gate(22) is formed on the tunnel region(32) and the active region(120). A control gate(24) is formed by inserting an insulating layer on the floating gate(22). A selective gate(36) is formed on the gate insulating layer.

Abstract translation: 目的：提供EEPROM（电可擦除可编程只读存储器）器件及其制造方法，以通过减少有源区来减小单元的尺寸。 构成：在包括隧道区域（32）的有源区域（120）的一部分上形成隧道离子注入区域。 隧道绝缘层形成在对应于隧道区域（32）的有源区域（120）的一部分上。 栅极绝缘层部分地形成在隧道区域（32）的外部的有源区域（120）处。 浮动栅极（22）形成在隧道区域（32）和有源区域（120）上。 通过在浮动栅极（22）上插入绝缘层来形成控制栅极（24）。 选择栅极（36）形成在栅极绝缘层上。

公开(公告)号：KR1020010011607A

公开(公告)日：2001-02-15

申请号：KR1019990031061

申请日：1999-07-29

Applicant: 삼성전자주식회사

Inventor： 김성균 ,  한정욱 ,  김진호 ,  유현기

IPC: H01L27/146

Abstract: PURPOSE: A method for manufacturing a solid-state image device having a micro lens is provided to increase a focusing effect of the micro lens, by lowering the height from the surface of a semiconductor substrate to a starting position of the micro lens. CONSTITUTION: A photodiode, a channel region and a charge transfer region are formed on a semiconductor substrate(60). A transfer electrode(64) for controlling a charge transferred from the photodiode to the charge transfer region is formed on the charge transfer region. The first planarization layer(68) is formed on the semiconductor substrate including the transfer electrode. Color filter layers(70a,70b) are formed in a position on the first planarization layer corresponding to the photodiode. A black pattern(72) is formed in a mask layer between the color filter layers and formed in the same layer as the color filter layer. The second planarization layer(74) is formed on the semiconductor substrate including the black pattern. A micro lens(76) is formed in a position on the second planarization layer corresponding to the photodiode.

Abstract translation: 目的：提供一种用于制造具有微透镜的固态图像器件的方法，通过降低从半导体衬底的表面到微透镜的起始位置的高度来增加微透镜的聚焦效果。 构成：在半导体衬底（60）上形成光电二极管，沟道区和电荷转移区。 在电荷转移区域上形成用于控制从光电二极管转移到电荷转移区域的电荷的转移电极（64）。 第一平坦化层（68）形成在包括转移电极的半导体衬底上。 彩色滤光层（70a，70b）形成在对应于光电二极管的第一平坦化层上的位置。 在滤色器层之间的掩模层中形成黑色图案（72），并形成在与滤色器层相同的层中。 第二平坦化层（74）形成在包括黑色图案的半导体衬底上。 微透镜（76）形成在对应于光电二极管的第二平坦化层上的位置。

公开(公告)号：KR1020010009702A

公开(公告)日：2001-02-05

申请号：KR1019990028217

申请日：1999-07-13

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: G11C16/00

CPC classification number: H01L29/42324 ,  H01L29/7883

Abstract: PURPOSE: A nonvolatile memory device is provided to prevent generation of a bad program generating in the overwriting process CONSTITUTION: A nonvolatile memory device includes a junction(104) formed on a predetermined part in a semiconductor substrate(100), a source(116) formed in the substrate of one side of the junction so that be separated with the junction as a predetermined distance, a drain(118) formed in the substrate of other side of the junction so that be separated with the junction as a predetermined distance, a sense transistor, a select transistor, and a transistor for overwriting. The sense transistor on the first gate insulating film is interposed on the substrate between the junction and the drain and has a gate having a stacked structure, the first conductive film/an interlayer dielectric film/the second conductive film. The select transistor on that the second gate insulating film is interposed on the substrate between the junction and the drain and has a gate of a single layer consisting of the second conductive film. The transistor for overwriting is that the second gate insulating film is interposed on the substrate between the source and the sense transistor and has a gate, which is connected to the second conductive film consisting of the sense transistor as one body, of a single layer consisting of the second conductive film.

Abstract translation: 目的：提供一种非易失性存储器件，用于防止在重写过程中产生坏的程序。在非易失性存储器件中，包括形成在半导体衬底（100）中的预定部分上的结（104），源（116） 形成在该接合部的一侧的基板中，以便以该接合部分隔预定的距离，形成在该接合部的另一侧的基板中的排出部（118），以便以该连接点分隔一定距离， 感测晶体管，选择晶体管和用于重写的晶体管。 第一栅极绝缘膜上的感测晶体管插入在结和漏极之间的衬底上，并且具有堆叠结构的栅极，第一导电膜/层间电介质膜/第二导电膜。 第二栅极绝缘膜上的选择晶体管插入在结和漏极之间的衬底上，并且具有由第二导电膜构成的单层的栅极。 用于重写的晶体管是第二栅极绝缘膜插入在源极和感测晶体管之间的衬底上，并且具有连接到由作为一体的感测晶体管组成的第二导电膜的栅极，单层包括 的第二导电膜。

公开(公告)号：KR1020000034092A

公开(公告)日：2000-06-15

申请号：KR1019980051277

申请日：1998-11-27

Applicant: 삼성전자주식회사

Inventor： 한정욱 ,  박원호

IPC: H01L29/788

Abstract: PURPOSE: A nonvolatile semiconductor memory device and a fabrication method thereof are provided to decrease cell size and simplify fabrication process. CONSTITUTION: A memory device comprises a memory transistor(101) and a select transistor(102). A field oxide layer(104) is formed on a semiconductor substrate(100) to define an active region(103) and an inactive region. The field oxide layer(104) includes an isolated active region(T4) having a tunnel oxide layer(107). A floating gate(108) is formed on the tunnel oxide layer(107), overlapped with the field oxide layer(104). An insulating layer(109) covers the floating gate(108) and a sense gate(111a) is then formed on the insulating layer(109). A source(112a) and a drain(112b) of the memory transistor(101) are formed in the active region(103) apart from both sides of the isolated active region(T4). A doped region(106) is formed below the isolated active region(T4) and the drain(112b). The select transistor(102) includes a gate oxide layer(110) formed on the substrate(100) and a select gate(111b) formed on the gate oxide layer(110). A source(112b) and a drain(112c) of the select transistor(102) are formed at both sides of the select gate(111b). The source(112b) of the select transistor(102) and the drain(112b) of the memory transistor(101) have common region. In this memory device, since the isolated active region(T4) is employed for the tunnel oxide layer(107), cell size can be decreased.

Abstract translation: 目的：提供一种非易失性半导体存储器件及其制造方法，以减小电池尺寸并简化制造工艺。 构成：存储器件包括存储晶体管（101）和选择晶体管（102）。 在半导体衬底（100）上形成场氧化物层（104）以限定有源区（103）和非活性区。 场氧化物层（104）包括具有隧道氧化物层（107）的隔离有源区（T4）。 在隧道氧化物层（107）上形成浮栅（108），与场氧化物层（104）重叠。 绝缘层（109）覆盖浮动栅极（108），然后在绝缘层（109）上形成感测栅极（111a）。 存储晶体管（101）的源极（112a）和漏极（112b）在隔离有源区域（T4）的两侧分开形成在有源区域（103）中。 掺杂区（106）形成在隔离有源区（T4）和漏极（112b）的下方。 选择晶体管（102）包括在基板（100）上形成的栅极氧化物层（110）和形成在栅极氧化物层（110）上的选择栅极（111b）。 选择晶体管（102）的源极（112b）和漏极（112c）形成在选择栅极（111b）的两侧。 选择晶体管（102）的源极（112b）和存储晶体管（101）的漏极（112b）具有公共区域。 在该存储器件中，由于隔离有源区（T4）用于隧道氧化物层（107），因此可以减小电池尺寸。

公开(公告)号：KR100219534B1

公开(公告)日：1999-09-01

申请号：KR1019970002976

申请日：1997-01-31

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: H01L21/8239

Abstract: 셀의 면적을 증가시키지 않고 과도 소거(over erase)에 의하여 판독시에 오동작(read-disturbance)이 발생하는 문제를 해결할 수 있는 플래시 메모리 장치 및 그 제조 방법에 관하여 개시되어 있다. 이를 위하여 본 발명은, 제1 도전형 불순물을 갖는 반도체 기판의 소정 영역에 각각 분리되어 형성된 제2 도전형 불순물을 갖는 소오스 및 드레인 영역과, 상기 반도체 기판 상의 소오스 및 드레인 영역 사이에서 각각의 이격 거리를 두고 일정한 두께를 갖도록 형성된 제1 절연막과, 상기 제1 절연막의 상부에 형성된 워드 라인(word line)용 제1 도전층과, 상기 제1 도전층의 상부 및 양측벽을 감싸고 제1 절연막의 측벽을 감싸고 반도체 기판의 상부 및 소오스 및 드레인 영역 소정 부위 상에 형성된 제2 절연막과, 상기 제2 절연막의 상부에 형성된 부유 게이트(Floating gate)용 제2 도전층을 구비하는 것을 특징으로 하는 플래시 메모리 소자 및 그 제조 방법을 제공한다. 따라서, 플래시 메모리 에 있어서, 메모리 셀의 데이터를 판독시에 오동작(read-disturbance)을 예방하고, 공정의 시간과 비용을 절감하면서 셀의 면적을 최소화할 수 있다,

公开(公告)号：KR1019990061327A

公开(公告)日：1999-07-26

申请号：KR1019970081585

申请日：1997-12-31

Applicant: 삼성전자주식회사

Inventor： 김진우 ,  한정욱

IPC: H01L27/105 ,  H01L27/115

Abstract: 본 발명은 과소거에 의한 드레인 턴온 및 독출 오동작을 방지할 수 있는 고집적화가 가능한 듀얼 비트 게이트 분리형 플래쉬 메모리소자에 관한 것으로서, 반도체 기판에 채널영역을 사이에 두고 형성된 소오스/드레인 영역과; 상기 소오스 영역 및 소오스 영역측 채널영역의 일부분 그리고 드레인 영역 및 드레인 영역측 채널영역의 일부분에 걸쳐 각각 형성된 1쌍의 플로팅 게이트와; 상기 채널 영역상에 상기 플로팅 게이트와 각각 오버랩되도록 형성된 셀렉트 게이트와; 상기 1쌍의 플로팅 게이트중 소오스 영역상부에 형성된 제 1 플로팅 게이트와 기판사이에 형성된 제 1 절연막과; 상기 1쌍의 플로팅 게이트중 드레인 영역상부에 형성된 제 2 플로팅 게이트와 기판사이에 형성된 제 2 절연막과; 상기 소오스 및 드레인 영역사이의 기판과 상기 셀렉트 게이트사이에 형성된 제 3 절연막과; 상기 제 1 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 4 절연막과; 상기 제 2 플로팅 게이트와 셀렉트 게이트사이에 형성된 제 5 절연막을 포함한다.

公开(公告)号：KR1019990024470A

公开(公告)日：1999-04-06

申请号：KR1019970045590

申请日：1997-09-03

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: H01L27/115

Abstract: 본 발명은 고속 재기록용 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로서, 특히 상기 비휘발성 메모리 장치의 단위 셀은 비트라인에 연결된 드레인, 워드라인에 연결된 게이트, 소스를 가지는 선택 트랜지스터와, 상기 선택 트랜지스터의 소스에 연결된 드레인, 채널 주입 전자를 축적시키는 부유 게이트, 센스라인에 연결된 제어 게이트, 소스를 가지는 셀 트랜지스터와, 상기 셀 트랜지스터의 소스에 연결된 드레인, 제어라인에 연결된 게이트, 공통 접지라인에 연결된 소스를 가지는 제어 트랜지스터를 구비하는 것을 특징으로 한다.

公开(公告)号：KR1019980067104A

公开(公告)日：1998-10-15

申请号：KR1019970002976

申请日：1997-01-31

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: H01L21/8239

Abstract: 셀의 면적을 증가시키지 않고 과도 소거(over erase)에 의하여 판독시에 오동작(read-disturbance)이 발생하는 문제를 해결할 수 있는 플래시 메모리 장치 및 그 제조 방법에 관하여 개시되어 있다. 이를 위하여 본 발명은, 제1 도전형 불순물을 갖는 반도체 기판의 소정 영역에 각각 분리되어 형성된 제2 도전형 불순물을 갖는 소오스 및 드레인 영역과, 상기 반도체 기판 상의 소오스 및 드레인 영역 사이에서 각각의 이격 거리를 두고 일정한 두께를 갖도록 형성된 제1 절연막과, 상기 제1 절연막의 상부에 형성된 워드 라인(word line)용 제1 도전층과, 상기 제1 도전층의 상부 및 양측벽을 감싸고 제1 절연막의 측벽을 감싸고 반도체 기판의 상부 및 소오스 및 드레인 영역 소정 부위 상에 형성된 제2 절연막과, 상기 제2 절연막의 상부에 형성된 부유 게이트(Floating gate)용 제2 도전층을 구비하는 것을 특징으로 하는 플래시 메모리 소자 및 그 제조 방법을 제공한다. 따라서, 플래시 메모리 에 있어서, 메모리 셀의 데이터를 판독시에 오동작(read-disturbance)을 예방하고, 공정의 시간과 비용을 절감하면서 셀의 면적을 최소화할 수 있다,

公开(公告)号：KR1019980006403A

公开(公告)日：1998-03-30

申请号：KR1019960025268

申请日：1996-06-28

Applicant: 삼성전자주식회사

Inventor： 박원호 ,  한정욱

IPC: H01L27/11