公开(公告)号：KR101119916B1

公开(公告)日：2012-03-13

申请号：KR1020090078052

申请日：2009-08-24

Applicant: 한양대학교 산학협력단 ,  삼성전자주식회사

Inventor： 김태환 ,  정재훈 ,  손동익 ,  이정민 ,  양희연 ,  박원일

IPC: H01L21/60

CPC classification number: H01L51/441 ,  H01L51/0037 ,  H01L51/4233 ,  H01L51/428 ,  H01L2251/308 ,  Y02E10/549 ,  Y02P70/521 ,  Y10T156/10

Abstract: 나노 입자가 포함된 고분자 박막을 형성하고 그래핀을 전극으로 활용하여 소자의 성능을 향상시킨 전자 소자 및 그 제조 방법을 제시한다. 본 발명에 따른 전자 소자는 나노 입자가 포함된 고분자 박막과, 기상 탄소 공급원을 이용한 그래핀 증착을 통해 제작한 시트 형상의 그래핀 박막을 상기 고분자 박막 상에 부착시켜 형성한 전극을 포함한다. 본 발명에 따른 전자 소자 제조 방법에서는 기상 탄소 공급원을 이용한 그래핀 증착을 통해 시트 형상의 그래핀 박막을 제작하고, 나노 입자가 분산된 고분자 용액을 준비한다. 소자용 기판 위에 이 나노 입자가 분산되어 있는 고분자 용액을 스핀 코팅하고 건조시켜 나노 입자가 포함된 고분자 박막을 형성한다. 그리고 나서 고분자 박막 상에 시트 형상의 그래핀 박막을 부착하여 전극을 형성한다.

公开(公告)号：KR1020110068590A

公开(公告)日：2011-06-22

申请号：KR1020090125618

申请日：2009-12-16

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  황기현 ,  백승재 ,  정재훈

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: G11C16/0483 ,  H01L21/28282 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/66666 ,  H01L29/7827 ,  H01L29/7926 ,  H01L27/0688

Abstract: PURPOSE: A semiconductor device and manufacturing method thereof are provided to reduce trap density, thereby enhancing the threshold voltage distribution of a cell memory transistor. CONSTITUTION: A plurality of gate patterns(25g,25w,25s) is laminated on a semiconductor layer. Gate interlayer insulation patterns are arranged between the gate patterns. Active posts(9a) penetrate the gate patterns and the gate interlayer insulation patterns and contact a semiconductor layer. A gate insulating film is interposed between the active posts and the gate patterns. The active posts include one side of the active posts contacting the gate insulating film and the gate interlayer insulation patterns. One side of the active posts has an uneven structure.

Abstract translation: 目的：提供半导体器件及其制造方法以减小陷阱密度，从而提高单元存储晶体管的阈值电压分布。 构成：在半导体层上层叠多个栅极图案（25g，25w，25s）。 栅极层间绝缘图案布置在栅极图案之间。 活性柱（9a）穿透栅极图案和栅极层间绝缘图案并接触半导体层。 栅极绝缘膜介于活性柱和栅极图案之间。 活性柱包括接触栅极绝缘膜的活性柱和栅极层间绝缘图案的一侧。 活动岗位的一侧具有不均匀的结构。

公开(公告)号：KR1020110021419A

公开(公告)日：2011-03-04

申请号：KR1020090079209

申请日：2009-08-26

Applicant: 삼성전자주식회사

Inventor： 정소영 ,  김규홍 ,  오광철 ,  정재훈

IPC: G10L21/0208 ,  G10L21/0216

CPC classification number: G10L21/0208 ,  G10L2021/02165 ,  G10L21/0216

Abstract: PURPOSE: An apparatus and method for reducing noise in a complex spectrum are provided to estimate noises according to a reliability weight value and update a filter learning coefficient according to a prior SNR(Signal to Noise Ratio). CONSTITUTION: A first noise estimation unit(101) estimates a first noise by using a filter having a filter learning coefficient updated according to a prior SNR. A second noise estimation unit(102) estimates a second noise by using a reliability weight value in consideration of the estimated first noise and the NSR. A destination signal estimating unit(103) sets up an input signal as the center of a circle by using at least two circles in a complex spectrum region. The destination signal estimating unit sets up the first noise as the radius of the circle, and estimates the destination signal based on the cross sections between the circles.

Abstract translation: 目的：提供一种用于降低复谱中噪声的装置和方法，以根据可靠性权重值估计噪声，并根据先前的SNR（信噪比）更新滤波器学习系数。 构成：第一噪声估计单元（101）通过使用具有根据先前SNR更新的滤波学习系数的滤波器来估计第一噪声。 考虑到估计的第一噪声和NSR，第二噪声估计单元（102）通过使用可靠性权重值来估计第二噪声。 目的地信号估计单元（103）通过在复谱区域中使用至少两个圆圈来建立输入信号作为圆的中心。 目的地信号估计单元将第一噪声设置为圆的半径，并且基于圆之间的横截面来估计目的地信号。

公开(公告)号：KR101007722B1

公开(公告)日：2011-01-13

申请号：KR1020040009302

申请日：2004-02-12

Applicant: 삼성전자주식회사

Inventor： 김훈 ,  정재훈 ,  최준후 ,  이상필

IPC: H05B33/04

Abstract: 품질이 향상되고 제조비용이 감소되는 평판표시장치 및 그 제조방법이 개시된다. 상기 평판표시장치는 주기판(Main Substrate), 유기전계 발광소자, 보호층 및 점착층을 포함한다. 상기 유기전계 발광소자는 제1 전극, 상기 제1 전극에 대향하는 제2 전극 및 상기 제1 전극과 상기 제2 전극의 사이에 배치되어 전류의 흐름에 따라 광을 발생시키는 유기 발광층을 포함하고, 상기 주기판 상에 배치된다. 상기 보호층은 상기 유기전계 발광소자 상에 배치되어 상기 유기전계 발광소자를 보호한다. 상기 점착층은 상기 보호층 상에 배치된다. 따라서, 보조 기판을 이용하여 상기 보호층을 형성하여 상기 유기전계 발광소자의 열적 변형이 방지되고, 상기 보호층의 보호특성이 향상되며, 제조비용이 감소된다.

公开(公告)号：KR100989334B1

公开(公告)日：2010-10-25

申请号：KR1020030012768

申请日：2003-02-28

Applicant: 삼성전자주식회사

Inventor： 박원상 ,  김형걸 ,  어기한 ,  조종환 ,  박상진 ,  정재훈

IPC: G02F1/1333

Abstract: 표시 특성을 향상시키면서 전체적인 두께를 감소시킬 수 있는 액정표시장치 및 이의 제조방법이 개시된다. 영상을 표시하기 위한 액정표시패널에는 표시면으로부터 제공되는 광에 응답하여 광이 제공된 위치 정보를 갖는 아날로그 신호를 출력하기 위한 광 감지부가 내장된다. 광 감지부로부터 출력된 아날로그 신호는 독출부부로 제공된 후 디지털 신호로 변환된다. 구동부는 디지털 신호를 입력받아 액정표시패널의 구동을 제어한다. 따라서, 액정표시패널의 표시면을 통해 소정의 신호를 입력받아서 구동됨으로써, 액정표시장치의 표시 특성을 향상시킬 수 있고, 전체적인 두께도 감소시킬 수 있다.

公开(公告)号：KR1020100112862A

公开(公告)日：2010-10-20

申请号：KR1020090031368

申请日：2009-04-10

Applicant: 삼성전자주식회사

Inventor： 정재훈 ,  김한수 ,  장재훈 ,  조후성 ,  김경훈

IPC: H01L27/115 ,  G11C16/02

CPC classification number: H01L27/11578 ,  H01L27/115 ,  H01L27/11517 ,  H01L27/11565 ,  H01L27/11582 ,  G11C16/02 ,  H01L21/76897 ,  H01L27/0207 ,  H01L27/0688

Abstract: PURPOSE: A nonvolatile memory device is provided to form a word line without disconnection by forming cell arrays with a separated structure to provide a space for strapping a common source region or/and well region. CONSTITUTION: A first cell array(130a) and a second cell array(130b) are arranged on a semiconductor substrate. A common source region is formed on the semiconductor substrate under semiconductor patterns. A first impurity region electrically connects the common source regions. A first contact hole expose the part of the first impurity region between the separated cell arrays. Common source lines(170S) and well lines(170W) are formed on contact plugs.

Abstract translation: 目的：提供非易失性存储器件，以通过形成具有分离结构的单元阵列来形成字线而不断开以提供用于捆扎公共源区域或/和阱区域的空间。 构成：第一电池阵列（130a）和第二电池阵列（130b）布置在半导体衬底上。 在半导体图案下的半导体衬底上形成公共源极区域。 第一杂质区域电连接共同的源极区域。 第一接触孔暴露分离的电池阵列之间的第一杂质区域的一部分。 公共源极线（170S）和阱线（170W）形成在接触插塞上。

公开(公告)号：KR100971532B1

公开(公告)日：2010-07-21

申请号：KR1020080049219

申请日：2008-05-27

Applicant: 삼성전자주식회사

Inventor： 윤종인 ,  정순문 ,  김한수 ,  장재훈 ,  조후성 ,  박준범 ,  정재훈

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/76224 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/11526 ,  H01L27/11529 ,  H01L27/11551

Abstract: 본 발명은 구동 트랜지스터를 포함하는 반도체 소자를 제공한다. 이 소자는 기판 상에 차례로 적층된 절연막 및 반도체막, 및 반도체막 내에 형성되어 반도체 패턴을 정의하는 격리 트렌치를 채우는 소자분리막을 포함한다. 고전압을 제어하는 구동 트랜지스터가 반도체 패턴에 형성되고, 격리 트렌치의 바닥면은 절연막의 상부면의 일부이다.

公开(公告)号：KR1020100024256A

公开(公告)日：2010-03-05

申请号：KR1020080083025

申请日：2008-08-25

Applicant: 삼성전자주식회사

Inventor： 정재훈 ,  정순문 ,  김한수 ,  장재훈

IPC: G11C16/08 ,  G11C16/02

CPC classification number: G11C16/10 ,  G11C16/0483 ,  G11C16/08 ,  G11C8/08

Abstract: PURPOSE: A non-volatile memory device and a method for operating the same are provided to perform the erase operation of a cell transistor by applying a ground voltage to the control gate and applying a higher voltage than power voltage to a semiconductor substrate. CONSTITUTION: A first and a second strings include memory cell transistors(TM1_1 to TM1_32, TM2_1 to TM2_32) arranged in a row. First word-lines are respectively connected to the gates of memory cell transistors included in the first string. Second word-lines are respectively connected to the gates of memory cell transistors included in the second string. A first dummy cell transistor(TD1) is connected to the memory cell transistor located on one end of the first string. A second dummy cell transistor(TD2) is connected to the memory cell transistor located on one end of the second string. The first dummy word-line is connected to the gate of the first dummy cell transistor. The second dummy word-line is connected to the gate of the second dummy cell transistor.

Abstract translation: 目的：提供一种非易失性存储器件及其操作方法，用于通过向控制栅极施加接地电压并向半导体衬底施加比功率电压更高的电压来执行单元晶体管的擦除操作。 构成：第一和第二串包括排成行的存储单元晶体管（TM1_1至TM1_32，TM2_1至TM2_32）。 第一字线分别连接到包括在第一串中的存储单元晶体管的栅极。 第二字线分别连接到包括在第二串中的存储单元晶体管的栅极。 第一虚拟单元晶体管（TD1）连接到位于第一串的一端的存储单元晶体管。 第二虚设单元晶体管（TD2）连接到位于第二串的一端的存储单元晶体管。 第一虚拟字线连接到第一虚拟单元晶体管的栅极。 第二虚拟字线连接到第二虚拟单元晶体管的栅极。

公开(公告)号：KR1020100018156A

公开(公告)日：2010-02-17

申请号：KR1020080076798

申请日：2008-08-06

Applicant: 삼성전자주식회사

Inventor： 박준범 ,  정순문 ,  김한수 ,  장재훈 ,  정재훈 ,  윤종인 ,  황미소

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L27/0688 ,  H01L25/0657 ,  H01L27/11526 ,  H01L27/11529 ,  H01L27/11551 ,  H01L27/12 ,  H01L2225/06513 ,  H01L2225/06541 ,  H01L2924/0002 ,  H01L2924/00

Abstract: PURPOSE: A stacked semiconductor device and a method of manufacturing the same are provided to prevent a unit elements from being heated and deteriorating by connecting the top semiconductor pattern with the surface of a single crystalline. CONSTITUTION: A first interlayer insulating film(104) is formed on a single crystalline semiconductor substrate(100). A first contact plug(106) connected through the first interlayer insulating film to the single crystalline semiconductor substrate is formed. A top semiconductor pattern(114) is formed on the first interlayer insulating film while contacting the upper side of the first contact plug. An upper transistor including an impurity region and a gate structure(118) is formed on the top semiconductor pattern. Cell transistors provided as a cell array are offered on the single-crystal semiconductor substrate. The upper transistor has an operating voltage different from the cell transistor.

Abstract translation: 目的：提供叠层半导体器件及其制造方法，以通过将顶部半导体图案与单晶表面连接来防止单元元件被加热和劣化。 构成：在单晶半导体衬底（100）上形成第一层间绝缘膜（104）。 形成通过第一层间绝缘膜连接到单晶半导体衬底的第一接触插头（106）。 顶部半导体图案（114）形成在第一层间绝缘膜上，同时接触第一接触插塞的上侧。 在顶部半导体图案上形成包括杂质区域和栅极结构（118）的上部晶体管。 作为单元阵列提供的单体晶体管被提供在单晶半导体衬底上。 上部晶体管具有与单元晶体管不同的工作电压。

公开(公告)号：KR1020090123242A

公开(公告)日：2009-12-02

申请号：KR1020080049219

申请日：2008-05-27

Applicant: 삼성전자주식회사

Inventor： 윤종인 ,  정순문 ,  김한수 ,  장재훈 ,  조후성 ,  박준범 ,  정재훈

IPC: H01L29/78 ,  H01L21/336

CPC classification number: H01L21/76224 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/11526 ,  H01L27/11529 ,  H01L27/11551 ,  H01L27/1211 ,  H01L21/845

Abstract: PURPOSE: A semiconductor device including a driving transistor is provided to reduce a separation distance between a semiconductor pattern and an adjacent semiconductor pattern by arranging the semiconductor pattern in which a driving transistor is formed on an insulation film. CONSTITUTION: An insulation film and a semiconductor film are successively arranged on a substrate. An isolation film(125) is formed inside the semiconductor film, and fills an isolation trench for defining a first semiconductor pattern(105) and a second semiconductor pattern(108). A first driving transistor(132) is formed in the first semiconductor pattern. A second transistor(134) is formed in the second semiconductor pattern. A floor surface of the isolation trench is a part of a top surface of the insulation film. At least one of the first driving transistor and the second driving transistor controls a high voltage higher than a power voltage.

Abstract translation: 目的：提供一种包括驱动晶体管的半导体器件，通过在绝缘膜上布置形成有驱动晶体管的半导体图案来减小半导体图案与相邻的半导体图案之间的间隔距离。 构成：在基板上依次配置绝缘膜和半导体膜。 在半导体膜内形成隔离膜（125），并填充用于限定第一半导体图案（105）和第二半导体图案（108）的隔离沟槽。 第一驱动晶体管（132）形成在第一半导体图案中。 第二晶体管（134）形成在第二半导体图案中。 隔离沟槽的地板表面是绝缘膜的上表面的一部分。 第一驱动晶体管和第二驱动晶体管中的至少一个控制高于电源电压的高电压。