-
公开(公告)号：WO2022215851A1
公开(公告)日：2022-10-13
申请号：PCT/KR2022/002136
申请日：2022-02-14
Applicant: 삼성전자주식회사
IPC: H01L23/64 , H01L23/492 , H01L23/485 , H01L23/528 , H01L23/00
Abstract: 일 실시 예에 따른 패키지 장치(300)는, 기판(310); 상기 기판(310)의 일면에 배치되는 복수 개의 상부 랜드(311); 상기 복수 개의 상부 랜드(311)에 배치되는 복수 개의 상부 솔더 볼(331); 상기 복수 개의 상부 솔더 볼(331)에 연결되는 다이(320); 상기 기판(310)의 타면에 배치되는 복수 개의 하부 랜드(312); 상기 복수 개의 하부 랜드(312) 중 일부의 하부 랜드에 배치되는 복수 개의 하부 솔더 볼(332); 및 상기 복수 개의 하부 랜드(312) 중 상기 하부 솔더 볼이 배치되지 않은 하부 랜드에 연결되고, 상기 다이(320)의 반대편에 마련되고, 상기 하부 솔더 볼(332)의 높이 보다 큰 높이를 갖는 캐패시터(340)를 포함할 수 있다.
-
公开(公告)号：WO2023038291A1
公开(公告)日：2023-03-16
申请号：PCT/KR2022/011160
申请日：2022-07-29
Applicant: 삼성전자주식회사
Abstract: 일 실시 예에 따른 전자 장치는, 제1 부분 전송 경로 및 제1 부분 수신 경로를 포함하는 스위치 다이(die) - 제1 부분 전송 경로에 전송 스위치가 병렬로 연결되고, 제1 부분 수신 경로에 수신 스위치가 병렬로 연결됨 -, 제1 부분 전송 경로와 연결되는 전도성 물질을 포함하는 제1 접합 유닛 및 제2 부분 전송 경로와 연결되는 전도성 물질을 포함하는 제2 접합 유닛, 및 제1 접합 유닛과 연결되는 제2 부분 전송 경로 및 제2 접합 유닛과 연결되는 제2 부분 수신 경로를 포함하는 RU(radio unit) 보드를 포함할 수 있다. 그 외에도 다양한 실시 예들이 가능할 수 있다.
-
公开(公告)号：KR101338166B1
公开(公告)日：2013-12-06
申请号：KR1020070070152
申请日：2007-07-12
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L29/792 , H01L21/28282 , H01L29/42348 , H01L29/513 , H01L29/66833
Abstract: 본 발명은 비휘발성 기억 소자 및 그 형성 방법을 제공한다. 이 소자는 반도체 기판 상에 형성된 터널 절연막, 터널 절연막 상에 형성된 전하 저장막, 전하 저장막 상에 형성된 블로킹 절연막, 및 블로킹 절연막 상에 형성된 제어 게이트 전극을 포함하되, 터널 절연막은 상기 반도체 기판 상에 차례로 적층된 제1 터널 절연막 및 제2 터널 절연막을 포함하고, 제2 터널 절연막의 밴드갭은 제1 터널 절연막의 밴드갭 보다 크다.
Flash 메모리, 밴드갭, 터널 절연막-
公开(公告)号：KR1020110098441A
公开(公告)日：2011-09-01
申请号：KR1020100018072
申请日：2010-02-26
Applicant: 삼성전자주식회사 , 서울대학교산학협력단
IPC: H01L29/772 , H01L21/335
CPC classification number: H01L29/66045 , H01L23/522 , H01L27/0688 , H01L27/124 , H01L29/1606 , H01L29/45 , H01L29/7781 , H01L29/78684 , H01L2924/0002 , H01L2924/00
Abstract: 그라핀 전자소자 및 제조방법이 개시된다. 개시된 그라핀 전자소자는, 상기 기판 상에 형성된 연결배선 및 복수의 전극을 덮는 층간 절연층과, 상기 층간 절연층 상에서 상기 복수의 전극을 덮는 제1절연층과, 상기 제1절연층 상에 형성되며 적어도 두개의 상기 전극과 그 양단이 연결되는 그라핀;을 포함한다.
-
公开(公告)号：KR100963165B1
公开(公告)日：2010-06-16
申请号：KR1020030042172
申请日：2003-06-26
Applicant: 삼성전자주식회사
Inventor： 백승재
IPC: H01L27/115
Abstract: 이중 게이트 구조를 갖는 비휘발성 기억 소자 및 그 형성방법을 제공한다. 이 소자는 반도체기판 상에 활성영역을 한정하는 소자분리막을 구비한다. 활성영역 상부에 데이타 라인이 지나고, 데이트 라인과 활성영역 사이에 적층된 플로팅 게이트, 절연 패턴 및 도전 패턴으로 구성된 다층 패턴이 배치된다. 다층 패턴의 측벽에 수직 채널 패턴이 배치되고, 적어도 플로팅 게이트와 수직 채널 패턴 사이 및, 도전 패턴과 수직 채널 패턴 사이에 터널 베리어 패턴이 개재된다. 적어도 수직 채널 패턴을 둘러싸고, 데이타 라인과 직교하는 제어 게이트 라인이 배치된다.
-
Patent Agency Ranking
公开(公告)号：KR1020100023284A
公开(公告)日：2010-03-04
申请号：KR1020080081965
申请日：2008-08-21
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L27/11568 , H01L27/11565 , H01L27/11573 , H01L21/28282
Abstract: PURPOSE: A methods for fabricating nonvolatile memory devices is provided to improve charge retention by reducing the charge loss of a memory region. CONSTITUTION: A non-volatile memory device comprises a charge trapping layer(120). The charge trapping layer is formed on the semiconductor substrate(100). The charge trapping layer comprises a memory region and an electric charge blocking region(130). The manufacturing method of the non-volatile memory device traps the electric charges in the electric charge blocking region. The electric charge blocking regions surrounds the memory region.
Abstract translation: 目的：提供一种用于制造非易失性存储器件的方法，以通过减少存储区域的电荷损失来改善电荷保留。 构成：非易失性存储器件包括电荷俘获层（120）。 电荷捕获层形成在半导体衬底（100）上。 电荷捕获层包括存储区和电荷阻挡区（130）。 非易失性存储器件的制造方法捕获电荷阻挡区域中的电荷。 电荷阻挡区域围绕存储区域。
-
公开(公告)号：KR1020080090933A
公开(公告)日：2008-10-09
申请号：KR1020070034414
申请日：2007-04-06
Applicant: 삼성전자주식회사
IPC: H01L27/115 , H01L21/8247
CPC classification number: H01L21/28273 , H01L21/31144 , H01L21/76224
Abstract: A method for manufacturing a semiconductor device is provided to suppress lateral charge spreading while preventing failure from being generated during a following process by using a cutting method for the charge trap layer including a step of depositing a smooth poly silicon layer on a silicon nitride layer which becomes the charge trap layer by using Si3H8 as a source. A method for manufacturing a semiconductor device comprises the following steps of: sequentially forming a tunnel oxide layer, a silicon nitride layer and a poly silicon layer on a semiconductor substrate; forming a mask film pattern on the poly silicon layer; sequentially etching the poly silicon layer, the silicon nitride layer, the tunnel oxide layer and the semiconductor layer to the inside of the semiconductor substrate by using the mask layer pattern as etch mask to form a poly silicon layer pattern, a silicon nitride layer pattern(23a) and a tunnel oxide layer pattern(22a), thereby forming a groove; forming a first oxide layer pattern filling the groove; removing the mask film pattern to expose the poly silicon layer pattern; removing the poly silicon layer pattern to expose the silicon nitride layer pattern; and forming a gate material layer(27) on the silicon nitride layer pattern.
Abstract translation: 提供一种制造半导体器件的方法，用于抑制横向电荷扩展，同时通过使用用于电荷捕获层的切割方法防止在后续处理中产生故障，包括在氮化硅层上沉积光滑多晶硅层的步骤 通过使用Si3H8作为源，成为电荷陷阱层。 一种制造半导体器件的方法包括以下步骤：在半导体衬底上依次形成隧道氧化物层，氮化硅层和多晶硅层; 在所述多晶硅层上形成掩模膜图案; 通过使用掩模层图案作为蚀刻掩模，将多晶硅层，氮化硅层，隧道氧化物层和半导体层依次蚀刻到半导体衬底的内部以形成多晶硅层图案，氮化硅层图案（ 23a）和隧道氧化物层图案（22a），从而形成凹槽; 形成填充所述槽的第一氧化物层图案; 去除掩模膜图案以暴露多晶硅图案; 去除所述多晶硅层图案以暴露所述氮化硅层图案; 以及在所述氮化硅层图案上形成栅极材料层（27）。
-
公开(公告)号：KR100843229B1
公开(公告)日：2008-07-02
申请号：KR1020070003395
申请日：2007-01-11
Applicant: 삼성전자주식회사
IPC: H01L21/8247 , H01L27/115
CPC classification number: H01L29/42332 , H01L21/28273 , H01L21/28282 , H01L29/42348 , H01L29/7881 , H01L29/792 , B82Y10/00
Abstract: A flash memory device including a charge trap layer of a hybrid structure and a method for manufacturing the same are provided to enhance retention characteristics of electric charges by capturing electrons at a low energy level. A tunneling insulating layer(120) is formed on a semiconductor substrate. A charge trap layer(130) is formed on the tunneling insulating layer. A blocking insulating layer(160) is formed on the charge trap layer. A control gate electrode is formed on the blocking insulating layer. The charge trap layer includes a first trap layer formed with a first material having a first band gap energy level, and at least one hybrid trap layer(132,134) having a plurality of nano-dots. The nano-dots are partially surrounded by the first trap layer. The nano-dots are separated in a predetermined interval from each other. The nano-dots are composed of a second material having low band gap energy. Each of the nano-dots has a nitrated surface.
Abstract translation: 提供了包括混合结构的电荷陷阱层的闪存器件及其制造方法，以通过在低能级捕获电子来增强电荷的保持特性。 隧道绝缘层（120）形成在半导体衬底上。 在隧道绝缘层上形成电荷陷阱层（130）。 在电荷陷阱层上形成阻挡绝缘层（160）。 控制栅电极形成在阻挡绝缘层上。 电荷陷阱层包括形成有具有第一带隙能级的第一材料的第一陷阱层和具有多个纳米点的至少一个混合陷阱层（132,134）。 纳米点被第一陷阱层部分地包围。 纳米点以预定间隔彼此分离。 纳米点由具有低带隙能量的第二材料组成。 每个纳米点都具有硝化表面。
-
公开(公告)号：KR100702011B1
公开(公告)日：2007-03-30
申请号：KR1020050021996
申请日：2005-03-16
Applicant: 삼성전자주식회사
IPC: H01L27/11
CPC classification number: H01L27/1203 , H01L21/84 , H01L27/11 , H01L27/1104 , H01L27/1108 , H01L29/785
Abstract: 다중 게이트 트랜지스터들을 채택하는 씨모스 에스램 셀들을 제공한다. 상기 에스램 셀은 반도체기판 및 상기 반도체기판으로부터 돌출된 핀 바디를 구비한다. 상기 핀 바디를 감싸는 제1 절연된 공통 게이트 전극 및 서로 이격되어 상기 핀 바디에 배치된 제1 하부 및 상부 소오스/드레인 영역들을 갖는 제1 다중 게이트 FET를 제공한다. 상기 핀 바디를 감싸는 제2 절연된 공통 게이트 전극 및 서로 이격되어 상기 핀 바디에 배치된 제2 하부 및 상부 소오스/드레인 영역들을 갖는 제2 다중 게이트 FET를 제공한다. 상기 제1 절연된 공통 게이트 전극과 상기 제2 하부 및 상부 드레인 영역들을 서로 전기적으로 접속시키는 제1 연결부가 배치된다. 상기 제2 절연된 공통 게이트 전극과 상기 제1 하부 및 상부 드레인 영역들을 서로 전기적으로 접속시키는 제2 연결부가 배치된다. 상기 씨모스 에스램 셀을 제조하는 방법들 또한 제공한다.
다중 게이트 FET, 구동 트랜지스터, 부하 트랜지스터, 전송트랜지스터, 에스램 셀-
公开(公告)号：KR1020060097896A
公开(公告)日：2006-09-18
申请号：KR1020050018788
申请日：2005-03-07
Applicant: 삼성전자주식회사
IPC: H01L27/115
CPC classification number: H01L21/76832 , H01L21/28273 , H01L27/11521
Abstract: 본 발명은 다층터널접합 구조를 갖는 반도체 기억장치 및 그 제조방법을 개시한다. 본 발명에 의하면, 상부 트랜지스터와 하부 트랜지스터로 이루어진 기억장치에 있어서, 종래의 평판형 하부 트랜지스터 구조를 개선하였다. 즉, 하부 트랜지스터의 채널이 핀 형상으로 형성되도록 하고 상기 핀을 감싸도록 형성된 부유 게이트에 의하여 채널의 제어가 이루어져, 종래의 평판 트랜지스터가 단채널 효과 등에 크게 영향을 받았던 문제를 해소할 수 있다.
다층터널접합(MTJ; multiple tunnel junction), 핀(fin)
-
-
-
-
-
-
-
-
-
Search Results
63
records
(took 0.026 seconds)
