公开(公告)号：KR20210032592A

公开(公告)日：2021-03-25

申请号：KR1020190113457A

申请日：2019-09-16

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  김재훈 ,  박광호 ,  송현지 ,  이경희 ,  정승재

IPC: H01L27/11582 ,  H01L27/1157 ,  H01L27/11573 ,  H01L29/66 ,  H01L29/792

CPC classification number: H01L27/11573 ,  H01L23/5226 ,  H01L23/528 ,  H01L27/11565 ,  H01L27/1157 ,  H01L27/11582 ,  H01L29/66833 ,  H01L29/792

Abstract: 반도체 메모리 소자에 관한 것으로, 더욱 상세하게는, 기판 상의 주변 회로 구조체; 상기 주변 회로 구조체 상의 반도체 막; 상기 반도체 막 상의 전극 구조체, 상기 전극 구조체는 적층된 전극들을 포함하고; 상기 전극 구조체를 관통하여 상기 반도체 막에 연결되는 수직 채널 구조체; 상기 전극 구조체를 관통하는 분리 구조체, 상기 분리 구조체는 제1 방향으로 연장되고, 상기 분리 구조체에 의해 상기 전극 구조체의 상기 전극이 한 쌍의 전극들로 수평적으로 분리되며; 상기 전극 구조체를 덮는 층간 절연막; 및 상기 층간 절연막을 관통하여 상기 주변 회로 구조체에 전기적으로 연결되는 관통 콘택을 포함한다.

公开(公告)号：KR101559868B1

公开(公告)日：2015-10-14

申请号：KR1020080096030

申请日：2008-09-30

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  이종욱 ,  강종혁

IPC: H01L21/336 ,  H01L29/78

CPC classification number: H01L27/11582 ,  H01L21/02524 ,  H01L21/02587 ,  H01L21/02598 ,  H01L21/02675 ,  H01L21/28282 ,  H01L21/28518 ,  H01L21/30604 ,  H01L21/32133 ,  H01L27/1052 ,  H01L27/11568 ,  H01L27/11578 ,  H01L27/1158 ,  H01L29/4234 ,  H01L29/45 ,  H01L29/665 ,  H01L29/66666 ,  H01L29/66787 ,  H01L29/66833 ,  H01L29/792 ,  H01L29/7926

Abstract: 수직형메모리소자및 이의제조방법에서, 상기수직형메모리소자는, 기판상에구비되는라인형상의절연막패턴, 상기절연막패턴의양 측벽에구비되는필러형상의단결정반도체패턴들및 상기각각의단결정반도체패턴들의일 측벽에구비되는트랜지스터들을포함한다. 상기트랜지스터들은상기단결정반도체패턴의연장방향으로수직하게배치되므로, 반도체소자가집적화된다.

Abstract translation: 在垂直型存储器件和垂直型存储器件的制造方法中，垂直存储器件包括设置在衬底上的线状绝缘层图形，柱状单晶半导体图案设置在两侧壁上 设置在每个单晶半导体图案的侧壁上的绝缘层图案和晶体管。 晶体管沿着单晶半导体图案的垂直方向排列，因此存储器件可以高度集成。

公开(公告)号：KR1020120006843A

公开(公告)日：2012-01-19

申请号：KR1020100067528

申请日：2010-07-13

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  황성민 ,  황기현 ,  장재훈

IPC: H01L27/115 ,  H01L21/8247 ,  H01L27/10

CPC classification number: H01L21/76254 ,  H01L21/28273 ,  H01L21/28282 ,  H01L27/0688 ,  H01L27/11551 ,  H01L27/11556 ,  H01L27/11573 ,  H01L27/11578 ,  H01L27/11582 ,  H01L29/42348 ,  H01L27/0207

Abstract: PURPOSE: A semiconductor device and a manufacturing method thereof are provided to offer a 3D semiconductor device having high memory capacity without increasing an area of a semiconductor device. CONSTITUTION: A buffer dielectric layer(121) is formed on a first substrate(110). Conductive patterns, which are separated each other, are formed on the buffer dielectric layer. The conductive pattern includes a lower select line(LSL), an upper select line(USL), and word lines(WL0-WL3). A plurality of active pillars(PL) is connected to a first substrate by passing through the conductive patterns. An information storage film(135) is formed between the word lines and the active pillars. The information storage film includes a blocking insulating layer, a tunnel insulating layer, and a charge trapping layer.

Abstract translation: 目的：提供半导体器件及其制造方法，以提供具有高存储容量的3D半导体器件，而不增加半导体器件的面积。 构成：在第一衬底（110）上形成缓冲电介质层（121）。 在缓冲电介质层上形成彼此分离的导电图案。 导电图案包括下选择线（LSL），上选线（USL）和字线（WL0-WL3）。 通过穿过导电图案将多个有源支柱（PL）连接到第一基板。 信息存储膜（135）形成在字线和有源支柱之间。 信息存储膜包括阻挡绝缘层，隧道绝缘层和电荷俘获层。

公开(公告)号：KR1020110106682A

公开(公告)日：2011-09-29

申请号：KR1020100025872

申请日：2010-03-23

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  황기현

IPC: H01L21/8239 ,  H01L27/10

CPC classification number: H01L27/105 ,  H01L27/1052 ,  H01L27/10805 ,  H01L27/10894 ,  H01L27/10897 ,  H01L27/11573 ,  H01L27/11578 ,  H01L27/11582

Abstract: 본 발명은, 비휘발성 메모리 소자와 디램 소자를 함께 포함하는 수직형 융합 반도체 장치를 제공한다. 본 발명의 일실시예에 따른 수직형 융합 반도체 장치는, 반도체 층의 표면에 대하여 제1 방향으로 연장된 채널부; 제1 방향과는 다른 제2 방향으로 연장되고 채널부와 전기적으로 연결된 공통 소스 라인; 채널부를 통하여 공통 소스 라인과 전기적으로 연결된 제1 게이트 구조물; 및 채널부를 통하여 공통 소스 라인과 전기적으로 연결되고, 공통 소스 라인을 기준으로 제1 게이트 구조물과 대향하여 위치하는 제2 게이트 구조물;을 포함한다.

公开(公告)号：KR1020110037340A

公开(公告)日：2011-04-13

申请号：KR1020090094743

申请日：2009-10-06

Applicant: 삼성전자주식회사

Inventor： 현성우 ,  이종욱 ,  손용훈 ,  전상훈 ,  강종혁 ,  김중호

IPC: G11C16/34 ,  G11C16/24 ,  G11C16/02

CPC classification number: G11C16/3468 ,  G11C16/0483 ,  G11C16/10 ,  H01L27/11551

Abstract: PURPOSE: A three dimensional semiconductor memory device and a method of operating the same are provided to improve the uniformity of data by suppressing program disturbance. CONSTITUTION: In a three dimensional semiconductor memory device and a method of operating the same, a 3D semiconductor memory device comprises a plurality of strings. A plurality of strings interlinks a common source line and bit lines. Each string comprises a top alternative structure and a memory structure. The top alternative structure comprises a plurality of string selection transistors. The memory structure comprises a plurality of memory cell transistors. The selected string is connected to the selected bit line. Non-selected strings are electrically separated from the bit lines.

Abstract translation: 目的：提供三维半导体存储器件及其操作方法，以通过抑制程序干扰来提高数据的均匀性。 构成：在三维半导体存储器件及其操作方法中，3D半导体存储器件包括多个串。 多个串将公共源极线和位线相互连接。 每个字符串包括顶部替代结构和存储器结构。 顶部替代结构包括多个串选择晶体管。 存储器结构包括多个存储单元晶体管。 所选字符串连接到所选位线。 未选择的串与位线电分离。

公开(公告)号：KR1020100066715A

公开(公告)日：2010-06-18

申请号：KR1020080125141

申请日：2008-12-10

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  이종욱 ,  강종혁

IPC: H01L29/78 ,  H01L21/8247

CPC classification number: H01L27/11582

Abstract: PURPOSE: A method for manufacturing a vertical semiconductor memory device is provided to implement a highly integrated vertical memory device using a selectively removable epitaxial structure. CONSTITUTION: An epitaxial structure is formed on a substrate(100). An opening(106), which exposes a part of the substrate, is formed by partly etching the epitaxial structure. A tunnel insulating film(108) is formed on the sidewall of the opening. A charge trapping film(110) is formed on the tunnel insulating film. A dielectric film(112) is formed on the charge trapping film. A word line pattern(114), which fills up the opening, is formed on the dielectric film.

Abstract translation: 目的：提供一种用于制造垂直半导体存储器件的方法，以实现使用可选择性移除的外延结构的高度集成的垂直存储器件。 构成：在衬底（100）上形成外延结构。 通过部分蚀刻外延结构形成露出基板的一部分的开口（106）。 隧道绝缘膜（108）形成在开口的侧壁上。 在隧道绝缘膜上形成电荷捕获膜（110）。 在电荷俘获膜上形成电介质膜（112）。 在电介质膜上形成填充开口的字线图案（114）。

公开(公告)号：KR1020100035420A

公开(公告)日：2010-04-05

申请号：KR1020080094800

申请日：2008-09-26

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  이종욱 ,  강종혁

IPC: H01L21/336

CPC classification number: H01L27/10852 ,  B82Y10/00 ,  H01L21/823487 ,  H01L27/10876 ,  H01L29/0673 ,  H01L29/0676 ,  H01L29/66439 ,  H01L29/66666 ,  H01L29/775 ,  H01L29/7827

Abstract: PURPOSE: A vertical semiconductor device and a manufacturing method thereof are provided to reduce the manufacturing costs of a semiconductor device by forming a semiconductor device having a nano wire channel area through a simple process. CONSTITUTION: Single crystal epitaxial patterns of a filler shape contacting a single crystal semiconductor substrate(10) are provided. A gate insulating layer(38) is provided on a channel sidewall of the single crystal epitaxial patterns and on the surface of the semiconductor substrate. A gate electrode(40a) extends and has a line shape surrounding the single crystal epitaxial patterns. A first impurity region(12) is included on a substrate under the base side of the single crystal epitaxial patterns. A second impurity region(42) is included on a contact forming part of the single crystal epitaxial patterns.

Abstract translation: 目的：提供一种垂直半导体器件及其制造方法，以通过简单的工艺形成具有纳米线通道区域的半导体器件来降低半导体器件的制造成本。 构成：提供了与单晶半导体衬底（10）接触的填充物形状的单晶外延图案。 栅极绝缘层（38）设置在单晶外延图案的沟道侧壁上并在半导体衬底的表面上。 栅电极（40a）延伸并且具有围绕单晶外延图案的线形。 在单晶外延图案的基底侧的基板上包含第一杂质区域（12）。 在形成单晶外延图案的部分的接触件上包括第二杂质区域（42）。

公开(公告)号：KR1020100009321A

公开(公告)日：2010-01-27

申请号：KR1020080070161

申请日：2008-07-18

Applicant: 삼성전자주식회사

Inventor： 김석필 ,  박윤동 ,  손용훈

IPC: H01L27/115 ,  H01L21/8247

CPC classification number: H01L21/28273 ,  H01L21/67063 ,  H01L21/76224 ,  H01L27/11551

Abstract: PURPOSE: A non-volatile memory device and a manufacturing method thereof are provided to improve integration degree by positioning memory cells in a matrix array or a laminating structure. CONSTITUTION: One or more semiconductor layers(125a) are positioned in order to be opposite to one or more second semiconductor layers(125b). One or more control gate electrodes(150) are formed between the semiconductor layer and the second semiconductor layer. One or more first charge storage layers(135a) are formed between the semiconductor layer and the control gate electrode. One or more second charge storage layers(135b) are formed between the second semiconductor layer and the control gate electrode. The second charge storage layer is arranged based on the control gate electrode in the opposite side of one or more first charge storage layers.

Abstract translation: 目的：提供一种非易失性存储器件及其制造方法，以通过将存储器单元定位在矩阵阵列或层压结构中来提高集成度。 构成：为了与一个或多个第二半导体层（125b）相对，定位一个或多个半导体层（125a）。 在半导体层和第二半导体层之间形成一个或多个控制栅电极（150）。 在半导体层和控制栅电极之间形成一个或多个第一电荷存储层（135a）。 在第二半导体层和控制栅电极之间形成一个或多个第二电荷存储层（135b）。 第二电荷存储层基于控制栅电极在一个或多个第一电荷存储层的相反侧布置。

公开(公告)号：KR100843241B1

公开(公告)日：2008-07-02

申请号：KR1020070031088

申请日：2007-03-29

Applicant: 삼성전자주식회사

Inventor： 임종흔 ,  손용훈 ,  홍창기 ,  윤보언 ,  윤성규 ,  최석헌

IPC: H01L21/027

CPC classification number: H01L21/0274 ,  G03F1/80 ,  G03F7/70466 ,  H01L21/32139

Abstract: A method for manufacturing a semiconductor device is provided to form a fine pattern through a simple method using self-aligned double patterning. A first oxide layer pattern(20a) is formed on a silicon substrate. The silicon substrate is etched to a predetermined depth by using the first oxide layer pattern as an etch mask. A first silicon layer pattern is formed on the silicon substrate and the first oxide layer pattern in order to form a groove between the oxide layer patterns. A second oxide layer pattern(40b) having a top surface corresponding to the top surface of the first oxide layer pattern is formed in the groove. A second silicon layer pattern is formed by removing a part of the first silicon layer pattern higher than the top surface of the second oxide layer pattern. A third silicon layer pattern(30c) is formed by heating the second silicon layer pattern.

Abstract translation: 提供一种制造半导体器件的方法，以通过使用自对准双重图案化的简单方法形成精细图案。 在硅衬底上形成第一氧化物层图案（20a）。 通过使用第一氧化物层图案作为蚀刻掩模，将硅衬底蚀刻到预定深度。 在硅衬底和第一氧化物层图案上形成第一硅层图案，以便在氧化物层图案之间形成凹槽。 在沟槽中形成具有与第一氧化物层图案的顶表面对应的顶表面的第二氧化物层图案（40b）。 通过去除比第二氧化物层图案的顶表面高的第一硅层图案的一部分来形成第二硅层图案。 通过加热第二硅层图案形成第三硅层图案（30c）。

公开(公告)号：KR100697693B1

公开(公告)日：2007-03-20

申请号：KR1020050054802

申请日：2005-06-24

Applicant: 삼성전자주식회사

Inventor： 손용훈 ,  신유균 ,  이종욱

IPC: H01L29/78

CPC classification number: H01L29/1054 ,  H01L21/02532 ,  H01L21/02675 ,  H01L21/8221 ,  H01L27/0688 ,  H01L27/11 ,  H01L27/1104 ,  H01L29/16

Abstract: 단결정 게르마늄의 채널막을 포함하는 피모스 트랜지스터와 그 제조 방법 및 이를 갖는 스택형 반도체 장치 및 그 제조 방법에 관한 것으로써, 비-단결정 게르마늄의 박막에 수 내지 수백 나노 초 동안 레이저 빔을 조사하여 상기 비-단결정 게르마늄의 박막을 상변화시킨다. 그리고, 상기 상변화를 통하여 상기 비-단결정 게르마늄의 결정 구조를 단결정으로 변환된다. 그 결과, 상기 비-단결정 게르마늄의 박막은 단결정 게르마늄의 채널막으로 형성한다. 이와 같이, 상기 레이저 빔을 매우 짧은 시간 동안 조사하기 때문에 하부에는 열적 스트레스가 거의 가해지지 않는다. 그리고, 상기 단결정 게르마늄의 채널막을 피모스 트랜지스터로 적용함으로서 전기적 신뢰도를 향상할 수 있다.