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公开(公告)号：KR1020010055134A
公开(公告)日：2001-07-04
申请号：KR1019990056218
申请日：1999-12-09
Applicant: 한국전자통신연구원
CPC classification number: H01L21/0274 , B82Y10/00 , B82Y30/00 , G03F1/80 , H01L29/0665
Abstract: PURPOSE: A method for producing metallic nano micro wires is provided for overcoming restrictions of lithographic process to prepare several to several tens nm of line width by using carbon nano tubes as a mask to ion beam. CONSTITUTION: The method for producing metallic nano micro wires having several to several tens nm of line width to overcome limits of known lithographic process comprises a pattern forming process including a first step to form the carbon nano tube (14) on film to be under etching process; a second step to etch the film not covered with the carbon nano tube as a mask to ion beam; and a third step to remove the carbon nano tube. The film to be etched comprises Ti film (12) and Au film (13) deposited in order onto surface of silicon substrate (10) completely formed with silicon oxides film (11).
Abstract translation: 目的：提供一种生产金属纳米微丝的方法，用于克服光刻工艺的限制，通过使用碳纳米管作为离子束的掩模制备几至几十nm的线宽。 构成：生产金属纳米微丝的方法，其具有几至几十nm的线宽以克服已知平版印刷工艺的限制，包括图案形成工艺，其包括在待蚀刻的膜上形成碳纳米管（14）的第一步骤 处理; 将没有被碳纳米管覆盖的膜作为离子束的掩模蚀刻的第二步骤; 以及去除碳纳米管的第三步骤。 要蚀刻的膜包括依次沉积到完全由氧化硅膜（11）形成的硅衬底（10）的表面上的Ti膜（12）和Au膜（13）。
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公开(公告)号：KR1020000007235A
公开(公告)日：2000-02-07
申请号：KR1019980026446
申请日：1998-07-01
Applicant: 한국전자통신연구원
Abstract: PURPOSE: A method for fabricating single-electron transistors is provided to promote high-integration of semiconductor devices. CONSTITUTION: The method includes forming an oxide layer on a silicon substrate(10), forming a source(41), a drain(43) and a gate(44) on the resulting substrate by use of micro-process technique, forming a two-dimensional metal particle structure of nano-cluster(42) by depositing metal on the inactivated surface of the silicon layer under vacuum, and forming one or more one-dimensional electron tunneling structures using a scanning probe microscopy(SPM), thereby making it possible to fabricate single-transistor memory or microprocessor devices which operate at room temperature.
Abstract translation: 目的：提供一种制造单电子晶体管的方法，以促进半导体器件的高集成度。 构成：该方法包括在硅衬底（10）上形成氧化物层，通过微加工技术在所得衬底上形成源（41），漏极（43）和栅极（44），形成二 通过在真空下在硅层的失活表面上沉积金属，并使用扫描探针显微镜（SPM）形成一个或多个一维电子隧道结构，从而使得纳米簇的二维金属颗粒结构（42）成为可能 制造在室温下工作的单晶体管存储器或微处理器器件。
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公开(公告)号：KR100240629B1
公开(公告)日：2000-01-15
申请号：KR1019970043556
申请日：1997-08-30
Applicant: 한국전자통신연구원
CPC classification number: H01L29/7606 , H01L21/32 , H01L29/772 , H01L45/00 , Y10S257/902
Abstract: 본 발명은 기존의 MOS(Metal-Oxide-Semiconductor) 소자를 이용한 반도체 소자의 집적도를 향상시킨 새로운 개념의 트랜지스터 및 그 제조방법에 관한 것이다. 종래 MOS소자의 집적도는 3년에 4배의 비율로 집적도와 밀도가 증가하여, 현재 0.18㎛ 설계 룰(design rule) 의 1 Giga DRAM의 개발 연구가 진행되고 있으나, 선 폭이 0.1㎛ 이하의 나노 미터 영역에서는 쇼트 채널 효과(Short-channel effects)와 같은 원리적 한계 때문에 더 이상 소자의 축소 및 집적이 불가능해진다. 따라서, 대략 16 Giga DRAM 의 메모리 및 1 GHz 의 마이크로 프러세서의 제작 단계에서는 기존의 MOS 구조를 근간으로 하는 단위 소자의 작동 원리와 개념을 달리하는 새로운 단위 소자 구조가 요구된다. 본 발명에서는 나노 미터 크기의 금속점을 중심으로 소오스(Source)와 드레인(Drain)의 역할을 하는 전극이 접합되어 금속-절연막-금속점-절연막-금속(MIMIM), 금속-절연막-금속점-반도체(MIMS), 또는 반도체-금속점-반도체(SMS)구조를 형성하고, 두꺼운 절연 막으로 분리된 게이트 전극에서 대전 효과(Charging Effect)를 이용하여 중간의 금속점의 전기적 전위를 조절하는 방식으로 소오스와 금속 점 사이에 형성된 양자 관통 장벽(Tunneling barrier)및 쇼트키 장벽(Shottky barrier)을 조절하여 소오스-드레인 간의 전류 흐름(Conductivity)을 조절하는 트랜지스터를 제공한다.
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公开(公告)号：KR100237183B1
公开(公告)日：2000-01-15
申请号：KR1019960065731
申请日：1996-12-14
Applicant: 한국전자통신연구원
IPC: H01L31/06 , H01L31/108
CPC classification number: H01L31/07 , H01L31/108 , Y02E10/50
Abstract: 본 발명은 금속-반도체(Si) 광소자에 관한 것으로, 금속박막의 반도체(Si) 기판의 접합에서 나타나는 쇼트키 장벽(Shottky barrier)을 이용한 광소자, 특히 광다이오드(Photodiode)나 태양전지(Solar Cell)에서 광 흡수율을 향상시키고 계면의 성질을 좋게하기 위하여, 반도체 표면에 단원자의 계면층이 형성되고, 그 위에 얇은 두께의 금속박막이 형성된 구조를 갖는 금속-반도체 광소자에 관하여 기술된다.
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公开(公告)号：KR1019990038695A
公开(公告)日：1999-06-05
申请号：KR1019970058523
申请日：1997-11-06
Applicant: 한국전자통신연구원
IPC: H01L21/033 , B82Y40/00
Abstract: 본 발명은 초고진공하에서 표면 화학 반응을 통하여 실리콘 기판 상에 실리콘나이트라이드 막을 형성하고, 이를 이용한 실리콘 나노 구조의 형성 방법에 관한 것이다.
종래 나노 구조 제조 방법은 고에너지의 전자빔을 사용하여 패턴을 형성하였는데, 전자빔 리소그래피 패턴 형성 시에 많은 시간이 소요되었고 이에 따라 많은 비용이 요구되었다. 또한 이 방법은 표면 불순물이 많이 발생되는 문제점이 있었다.
따라서, 본 발명은 초고진공하에서 표면 화학 반응을 이용하여 실리콘나이트라이드 섬을 형성하고, 상기 나노미터 크기의 실리콘나이트라이드 섬을 산소에 대한 마스크로 이용하여 초고순도 실리콘 나노 필라를 형성함으로서, 적은 비용으로 짧은 시간 내에 공정을 수행할 수 있다. 또한 실리콘나이트라이드 섬의 크기, 밀도 등의 조절이 가능하며, 초고순도의 실리콘 나노 구조를 형성할 수 있는 방법을 제시한다.-
Patent Agency Ranking
公开(公告)号：KR100170472B1
公开(公告)日：1999-02-01
申请号：KR1019950053661
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: H01L29/772 , B82Y30/00
CPC classification number: H01L49/006 , B82Y10/00 , H01L21/32051 , H01L29/66439 , H01L29/7613 , Y10S977/851 , Y10S977/855 , Y10S977/861 , Y10S977/875 , Y10S977/937
Abstract: 본 발명은 주사관통현미경의 저전압진공증착을 이용한 상온작동 단일전자트랜지스터의 제조방법에 관한 것이다.
좀 더 구체적으로, 본 발명은 주사관통현미경(scanning tunneling microscopy:STM)의 저전압진공증착을 이용하여 실리콘 산화막 상에 섬구조(island)와 관통영역(tunneling junction)을 형성하여 상온에서도 작동이 가능한 단일전자트랜지스터(single electron transistor:SET)를 제조하는 방법에 관한 것이다.
본 발명의 상온작동 SET의 제조방법은 진공환경하에서, 실리콘 기판(10)상의 실리콘 산화막(1) 위에 STM의 탐침인 금 팁(2)을 접근시켜 산화막(1)의 표면과 팁(2)의 선단이 4 내지 6Å 의 거리에 이격되도록 유지하는 단계; 상기한 실리콘 산화막(1)과 금 팁(2) 사이에 5 내지 10V의 전기 펄스를 가하여 금 팁(2)을 이루는 금 원자들을 실리콘 산화막(1)의 표면상에 진공증착하는 연속적인 저전압진공증착에 의해 수 나노미터 사이즈의 2차원 섬구조(3)를 형성하고, 섬구조(3)의 좌우측에 일정간격 이격되도록 소스(5)와 드레인(6)을 형성하여 섬구조(3)의 좌우측에 진공전자관통장벽(4)을 형성하는 단계; 및, 상기한 실리콘 기판(10)의 반대면에 게이트(7)를 접합시키는 단계를 포함한다.
본 발명의 제조방법에 따르면, SET의 섬구조의 크기를 나노미터 사이즈로 간단히 형성함으로써, 상온에서 작동가능한 SET를 경제적으로 제조할 수 있으므로, 저전력, 고집적회로의 실현을 앞당길 수 있다.-
公开(公告)号：KR100139723B1
公开(公告)日：1998-07-15
申请号：KR1019940032652
申请日：1994-12-03
Applicant: 한국전자통신연구원
IPC: H01L21/304 , B82Y40/00
Abstract: 본 발명은 칼륨비소(GaAs)를 실리콘(Si)과 같이 초고집적도를 갖는 소자의 제작에 응용할 수 있도록 하기 위한 중요한 요소인 표면 경면처리를 행함에 있어 용액을 사용하여 평평한 표면을 유지할 수 있는 방법에 대한 것이다. 식각과 유황에 의한 표면처리를 거치는 동안 물과 표면의 화학반응, 유황처리 시간들을 최적화 함으로써 표면이 나노미터급(nanometer-scale)의 평평도를 갖도록 하는 방법을 제안하였다.
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公开(公告)号：KR1019970054430A
公开(公告)日：1997-07-31
申请号：KR1019950053661
申请日：1995-12-21
Applicant: 한국전자통신연구원
IPC: H01L29/772 , B82Y30/00
Abstract: 본 발명은 주사관통현미경의 저전압진공증착을 이용한 상온작동 단일전자트랜지스터의 제조방법에 관한 것이다.
좀 더 구체적으로, 본 발명은 주사관통현미경(scanning tunneling microscopy:STM)의 저전압진공증착을 이용하여 실리콘 산화막 상에 섬구조(island)와 관통영역(tunneling junction)을 형성하여 상온에서도 작동이 가능한 단일전자트랜지스터(single electron transistor:SET)를 제조하는 방법에 관한 것이다.
본 발명의 상온작동 SET의 제조방법은 진공환경하에서, 실리콘 기판(10)상의 실리콘 산화막(1) 위에 STM의 탐침인 금 팁(2)을 접근시켜 산화막(1)의 표면과 팁(2)의 선단이 4 내지 6Å 의 거리에 이격되도록 유지하는 단계; 상기한 실리콘 산화막(1)과 금 팁(2) 사이에 5 내지 10V의 전기 펄스를 가하여 금 팁(2)을 이루는 금 원자들을 실리콘 산화막(1)의 표면상에 진공증착하는 연속적인 저전압진공증착에 의해 수 나노미터 사이즈의 2차원 섬구조(3)를 형성하고, 섬구조(3)의 좌우측에 일정간격 이격되도록 소스(5)와 드레인(6)을 형성하여 섬구조(3)의 좌우측에 진공전자관통장벽(4)을 형성하는 단계; 및, 상기한 실리콘 기판(10)의 반대면에 게이트(7)를 접합시키는 단계를 포함한다.
본 발명의 제조방법에 따르면, SET의 섬구조의 크기를 나노미터 사이즈로 간단히 형성함으로써, 상온에서 작동가능한 SET를 경제적으로 제조할 수 있으므로, 저전력, 고집적회로의 실현을 앞당길 수 있다.-
公开(公告)号：KR1019960026307A
公开(公告)日：1996-07-22
申请号：KR1019940032652
申请日：1994-12-03
Applicant: 한국전자통신연구원
IPC: H01L21/304 , B82Y40/00
Abstract: 본 발명은 칼륨비소(GaAs)를 실리콘(Si)과 같이 초고집적도를 갖는 소자의 제작에 응용할 수 있도록 하기 위한 중요한 요소인 표면 경면처리를 행함에 있어 용액을 사용하여 평평한 표면을 유지할 수 있는 방법에 대한 것이다. 식각과 유황에의한 표면처리를 거치는 동안 물과 표면의 화학반응, 유황처리 시간들을 최적화 함으로써 표면이 나노미터급(nanometer-scale)의 평평도를 갖도록 하는 방법을 제안하였다.
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公开(公告)号：KR1019960019328A
公开(公告)日：1996-06-17
申请号：KR1019940030899
申请日：1994-11-23
Applicant: 한국전자통신연구원
Abstract: 본 발명은 시료의 표면 개스처리장치에 관한 것으로 특히 초고진공내에서 수소분자를 뜨거워진 노즐에 충돌시켜 수소원자로 분리한 다음, 반도체나 금속의 표면에 높은 효율로 흡착시키는 효율을 극대화한 노즐을 이용한 수소원자의 표면흡착장치에 관한 것으로 전자빔 가속 방식을 직접적인 전기저항방식으로 바꾸어 구조를 단순화 하였고, 수소분자를 통과시켜 수소원자상태로 분리시켜 주는 노즐의 형태를 단순원통형에서 굴곡형상으로 개량하여 충돌율을 극대화 하였고, 노즐앞에 탄탈륨 카바를 부착하여 줌으로써 시료표면이 뜨거운 노즐의 방사열 때문에 가열되는 것을 방지하도록 한 것으로 수소분자가 흘러 들어와서 뜨거워진 노즐을 통해 수소원자로 분리되어 반도체나 금속으로 방출되도록 하는 수소원자방출부와 핵심부분인 노즐을 가열 하기 위한 전기적인 가열장치부와 상기 노즐로 부터의 방사열을 차단하기 위해 설치되는 탄탈륨 카바로 이루어진 것을 특징으로 하는 것이다.
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