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公开(公告)号：KR1019940016950A
公开(公告)日：1994-07-25
申请号：KR1019920023351
申请日：1992-12-04
Applicant: 한국전자통신연구원
IPC: H01L29/80
Abstract: 본 발명은 갈륨비소 화합물 불순물의 분자선 에피성장(Molecular Beam Epitaxy : MBE), MESA 식각과 선택식각(Selective Etch)에 기초를 둔 이종접합 트랜지스터(Heterojunction Bipolar Transitor : HBT) 등의 이종접합 소자의 제조방법에 관한 것으로서 반절연 GaAs 기판(8)상에 통상의 이종접합 트랜지스터를 형성하기 위해 GaAs 부콜렉터층(7), GaAs 콜렉터층(6), GaAs 베이스층(5) AlGaAs 에미터층(4) 및 GaAs 오믹접촉층(3)을 순차 형성하는 공정과, 상기 GaAs 오믹접촉층(3)상에 AlAs 선택식각층(2)과 GaAs 보호층(1)을 순차 형성하는 공정과, 에미터 영역을 정의하기 위해, 습식메사 식각방법을 이용하여 상기 GaAs 보호층(1), AlAs 선택식각층(2), GaAs 오믹접촉층(3) 및 AlGaAs 에미터층(4)을 식각하여 역메사 구조를 갖는 공정과, 상기 노출된 AlGaAs 에미터층(4) 상에 베이스 오믹접촉층(9)을 형성하는 공정 , 상기 역메사 구조의 GaAs 보호층(1)과 AlAs 선택식각층(2)을 제거한 다음 실리콘 산화막(10)을 도포하는 공정과, 상기 GaAs 부콜렉터층(7)의 일부가 노출되도록 그 위에 적층된 층들을 식각하여 제거하는 공정과, 상기 노출된 부콜렉터층(7)과 상기 역메사 구조의 GaAs 오믹접촉층(3)상에 에미터/콜렉터 오믹접촉 금속층(11)을 형성하는 공정과, 상기 베이스 오믹접촉층(9)상에 베이스 오믹접촉 금속층(12)을 형성하는 공정 및, 상기 기판상에 모두 실리콘 질화막(13)을 피복하되, 상기 오믹접촉 금속층(11), (12)상에 금속층(14)을 형성하는 공정을 포함하는 것이다.
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公开(公告)号：KR1019930015436A
公开(公告)日：1993-07-24
申请号：KR1019910024066
申请日：1991-12-23
IPC: H04L7/00
Abstract: 본 발명은 전자교환기의 망동기 장치에 있어서, 이중화 동기회로에 관한 것으로, 특히 마스터/슬레이브(Master/Slave) 방식의 이중화 동기회로에 관한 것이다.
따라서, 본 발명은 이중화된 클럭공급장치에 마스터/슬레이브 방식을 하드웨어적으로 구형하므로써 이중화된 클럭 공급장치의 상태 저하 유발을 방지하고 유지보수시 시스템에 미치는 영향을 최소화하기 위한 것이다.-
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Patent Agency Ranking
公开(公告)号：KR1019920005597B1
公开(公告)日：1992-07-09
申请号：KR1019890013187
申请日：1989-09-12
IPC: G06F1/00
Abstract: The circuit includes a manually operating means (3) for operating the circuit by manually manipulating switches. A preset signal generating means (5) generates pre-set signals at the instant when the manually operating means (3) is set, and a processor interface means (9) receives clock control data from a processor. A counter means (7) receives signals from the preset signal generating means and from the processor interface means to pre-set them by using the clock control data of the processor as the initial value. Upper and lower switches (1)(2) generate signals to increment or decrement the clock control data of the counter means, and a latching means (8) latches the clock control data of the counter means.
Abstract translation: 电路包括用于通过手动操作开关来操作电路的手动操作装置（3）。 预置信号发生装置（5）在手动操作装置（3）被设置的时刻产生预置信号，并且处理器接口装置（9）从处理器接收时钟控制数据。 计数器装置（7）从预设信号产生装置接收信号，并从处理器接口装置接收信号，以使用处理器的时钟控制数据作为初始值进行预设。 上下开关（1）（2）产生信号以递增或递减计数装置的时钟控制数据，锁存装置（8）锁存计数装置的时钟控制数据。
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公开(公告)号：KR1019920004921B1
公开(公告)日：1992-06-22
申请号：KR1019890013188
申请日：1989-09-12
IPC: H03K19/00
Abstract: The circuit includes a TMR (triple modular redundancy) circuit (1) for receiving synchronizing clock codes to output selection information for normally operating synchronizing clocks. A clock receiving circuit (2) receives triplexed synchronizing clocks from a synchronizing clock generating section. A monitor circuit (3) monitors the state of the triplexed synchronizing clocks to output an information on it. A PROM (4) outputs code values for the synchronizing clocks, and a multiplexer (5) receives the triplexed synchronizing signals, and outputs the signals selected by the output values of the PROM (4). With the circuit, no separate clock selecting data is required.
Abstract translation: 该电路包括用于接收同步时钟代码以输出用于正常操作的同步时钟的选择信息的TMR（三模块冗余）电路（1）。 时钟接收电路（2）从同步时钟产生部分接收三重同步时钟。 监视器电路（3）监视三相同步时钟的状态以输出关于它的信息。 PROM（4）输出同步时钟的代码值，多路复用器（5）接收三路同步信号，并输出由PROM（4）的输出值选择的信号。 使用该电路，不需要单独的时钟选择数据。
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公开(公告)号：KR1019920003362B1
公开(公告)日：1992-04-30
申请号：KR1019890012900
申请日：1989-09-06
IPC: H04L7/00
Abstract: A checking finds whether the current PLL (phase locked loop) is a master PLL or a slave PLL, and a proper action is taken depending on the checked result. If the phase difference of the PLL is not maintained at zero for a certain minimum period, the function for it is instantly stopped. During the occurrence of phase difference, the function is not carried out, but accumulates the input signals, and then, terminates the operation. If the phase difference data of the slave PLL is kept stable at zero for a certain period of time, an adjustment is carried out. When the output data level is shifted from "H" to "L", the phase is slowed down, but, when the data level is shifted from "L" to "H", an opposite action is carried out.
Abstract translation: 检查发现当前PLL（锁相环）是主PLL还是从PLL，并根据检查结果采取适当的动作。 如果PLL的相位差在一定的最小时间内没有保持为零，则其功能立即停止。 在发生相位差时，不执行该功能，而是累积输入信号，然后终止动作。 如果从PLL的相位差数据在一定时间段内保持为零，则进行调整。 当输出数据电平从“H”移位到“L”时，相位减慢，但是当数据电平从“L”移位到“H”时，执行相反的动作。
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公开(公告)号：KR101787470B1
公开(公告)日：2017-11-16
申请号：KR1020160017163
申请日：2016-02-15
Applicant: 한국전자통신연구원
CPC classification number: G06F21/52 , G06F21/566
Abstract: USB로연결된외부장치기반의악성코드분석장치및 이를이용한방법이개시된다. 본발명에따른악성코드분석방법은악성코드가실행될분석대상단말의외부에서 USB를기반으로악성코드분석장치를연결하는단계; 상기악성코드분석장치에저장된복수의 OS(Operating System) 이미지파일들을기반으로상기분석대상단말을멀티부팅하는단계; 상기악성코드가분석환경임을인지하지못하도록상기분석대상단말로사용자입력을제공하는단계; 및상기악성코드가실행된경우에, 상기악성코드분석장치에서상기복수의 OS 이미지파일들에상응하는데이터중 상기악성코드에의해변경된변경데이터와상기사용자입력을고려하여상기악성코드를분석하는단계를포함한다.
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公开(公告)号：KR101715759B1
公开(公告)日：2017-03-15
申请号：KR1020150133748
申请日：2015-09-22
Applicant: 한국전자통신연구원
CPC classification number: G06F21/566
Abstract: 멀티코어환경에서의악성코드분석장치및 방법이개시된다. 본발명에따른악성코드분석장치는, 멀티코어 CPU의코어들중에서악성코드를감시할하나이상의감시용코어를설정하고, 상기감시용코어에감시프로그램을실행하는코어설정부, 상기감시용코어로설정되지않은실행용코어가분석대상코드를실행할때, 상기감시프로그램및 하드웨어디버깅장치를이용하여행위정보를수집하는행위정보수집부, 그리고상기행위정보를저장하는저장부를포함한다.
Abstract translation: 这里公开了一种用于在多核环境中分析恶意代码的装置和方法。 用于分析恶意代码的装置包括：核心设置单元，用于在多核心处理单元（CPU）的核心中设置要监视恶意代码的至少一个监视核心，并且执行监视程序 核心，行为信息收集单元，用于当未设置为监视核心的执行核心执行分析目标代码时，使用监视程序和硬件调试装置收集行为信息;以及存储单元，用于存储行为信息。
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