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公开(公告)号：CN112540867A
公开(公告)日：2021-03-23
申请号：CN202010796384.8
申请日：2020-08-10
Applicant: 三星电子株式会社
Abstract: 提供一种存储模块以及存储控制器的纠错方法。所述存储模块包括：第一存储芯片，均具有第一输入/输出宽度并且被配置为存储数据；第二存储芯片，具有第二输入/输出宽度并且被配置为存储用于纠正所述数据中的错误的纠错码；以及驱动器电路，被配置为从存储控制器接收时钟信号、命令和地址，并向所述第一存储芯片和所述第二存储芯片发送所述时钟信号、所述命令和所述地址。每个所述第一存储芯片的地址深度不同于所述第二存储芯片的地址深度。
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公开(公告)号：CN107154270B
公开(公告)日：2019-07-30
申请号：CN201710123119.1
申请日：2017-03-03
Applicant: 三星电子株式会社
IPC: G11C8/04
Abstract: 本发明涉及在存储装置中寻址数据的方法、存储装置和存储模块。在寻址存储装置数据的方法中，该数据布置在由第一数量的行地址位和第二数量的列地址位索引的行和列中并通过指定第三数量的行地址位的行命令紧接着指定第四数量的列地址位的列命令寻址，第一数量大于第三数量或者第二数量大于第四数量，该方法包括：将第一数量的行地址位分割为第一子集和第二子集，并且当第一数量大于第三数量时在行命令中指定第一子集并在下一地址命令中指定第二子集；否则将第二数量的列地址位分割为第三子集和第四子集，并且在列命令中指定第四子集并在前一地址命令中指定第三子集。
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公开(公告)号：CN118363892A
公开(公告)日：2024-07-19
申请号：CN202311629530.8
申请日：2023-11-30
Applicant: 三星电子株式会社
Abstract: 一种装置包括通过管芯到管芯(D2D)接口连接到第二管芯的第一管芯。第一管芯包括被配置为向D2D接口提供与第二管芯通信的第一通道的第一互连，该第一互连包括第一逻辑电路，该第一逻辑电路被配置为指示连接到第一通道的小芯片管芯的数量与所连接的小芯片管芯的多个信号引脚之中的所连接的信号引脚之间的相关性。第二管芯包括所述数量的所连接的小芯片管芯，每个所连接的小芯片管芯包括被配置为提供从每个所连接的小芯片管芯到D2D接口的第二通道的第二互连。第二通道被配置为根据所连接的小芯片管芯的所连接的信号引脚的数量来设置。
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公开(公告)号：CN111276174A
公开(公告)日：2020-06-12
申请号：CN201910724655.6
申请日：2019-08-07
Applicant: 三星电子株式会社
Abstract: 公开存储器装置和处理存储器装置的安全数据的方法。一种存储器装置包括：存储器单元阵列，包括被配置为存储安全数据的安全区域；以及安全管理电路，被配置为：存储保护密钥，并且响应于接收到对安全区域的数据操作命令，通过将保护密钥与由所述存储器装置接收的输入密码进行比较来限制对安全区域的数据操作。
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公开(公告)号：CN108074622A
公开(公告)日：2018-05-25
申请号：CN201710742400.3
申请日：2017-08-25
Applicant: 三星电子株式会社
IPC: G11C29/42 , G11C7/10 , G06F11/10 , G06F12/0877
CPC classification number: G06F11/1068 , G06F11/1048 , G11C11/4093 , G11C29/52 , G11C29/42 , G06F11/1004 , G06F12/0877 , G11C7/1006
Abstract: 公开一种存储器控制器、数据芯片及其控制方法。公开一种可污染数据的数据芯片，包括：数据阵列；读取电路，用于从数据阵列读取原数据；缓冲器，用于存储原数据。使数据污染引擎可用存储在屏蔽寄存器中的污染模式，污染原数据。然后传输电路可从缓冲器发送污染的数据。
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Patent Agency Ranking
公开(公告)号：CN107943609A
公开(公告)日：2018-04-20
申请号：CN201710858013.6
申请日：2017-09-20
Applicant: 三星电子株式会社
IPC: G06F11/10
CPC classification number: G06F11/073 , G06F3/0619 , G06F11/1072 , G11C29/42 , G11C29/4401 , G06F11/1004
Abstract: 提供了一种用于报告关于芯片单元故障的信息的存储器模块、存储器模块的操作以及存储器控制器的操作。所述存储器模块包括：安装在模块板上并存储数据的第一至第M存储器芯片(其中M是等于或大于2的整数)；以及安装在模块板上并存储奇偶校验码的第(M+1)存储器芯片，所述奇偶校验码用于恢复在第一至第M存储器芯片中发生芯片单元故障的存储器芯片的数据，其中通过芯片内错误检测操作来从第一至第(M+1)存储器芯片产生故障位，并且根据对来自第一至第(M+1)存储器芯片的故障位进行计算的结果来输出故障信息。
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公开(公告)号：CN107154270A
公开(公告)日：2017-09-12
申请号：CN201710123119.1
申请日：2017-03-03
Applicant: 三星电子株式会社
IPC: G11C8/04
Abstract: 本发明涉及在存储装置中寻址数据的方法、存储装置和存储模块。在寻址存储装置数据的方法中，该数据布置在由第一数量的行地址位和第二数量的列地址位索引的行和列中并通过指定第三数量的行地址位的行命令紧接着指定第四数量的列地址位的列命令寻址，第一数量大于第三数量或者第二数量大于第四数量，该方法包括：将第一数量的行地址位分割为第一子集和第二子集，并且当第一数量大于第三数量时在行命令中指定第一子集并在下一地址命令中指定第二子集；否则将第二数量的列地址位分割为第三子集和第四子集，并且在列命令中指定第四子集并在前一地址命令中指定第三子集。
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公开(公告)号：CN111090538B
公开(公告)日：2024-08-06
申请号：CN201910590044.7
申请日：2019-07-02
Applicant: 三星电子株式会社
Abstract: 本公开涉及存储器模块及操作包括该存储器模块的存储器系统的方法。该存储器模块包括：第一纠错码存储器和多个第一数据存储器的第一通道；以及第二纠错码存储器和多个第二数据存储器的第二通道。第一数据存储器利用存储器控制器发送多个第一数据集中的对应的第一数据集。第一数据集与突发长度相对应。第二数据存储器利用存储器控制器发送多个第二数据集中的对应的第二数据集。第二数据集与突发长度相对应。第一纠错码存储器存储用于检测存储在多个第一数据存储器中的所有多个第一数据集中的至少一个错误的第一子奇偶校验数据。第二纠错码存储器存储用于检测存储在多个第二数据存储器中的所有多个第二数据集中的至少一个错误的第二子奇偶校验数据。
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公开(公告)号：CN112540867B
公开(公告)日：2024-06-28
申请号：CN202010796384.8
申请日：2020-08-10
Applicant: 三星电子株式会社
Abstract: 提供一种存储模块以及存储控制器的纠错方法。所述存储模块包括：第一存储芯片，均具有第一输入/输出宽度并且被配置为存储数据；第二存储芯片，具有第二输入/输出宽度并且被配置为存储用于纠正所述数据中的错误的纠错码；以及驱动器电路，被配置为从存储控制器接收时钟信号、命令和地址，并向所述第一存储芯片和所述第二存储芯片发送所述时钟信号、所述命令和所述地址。每个所述第一存储芯片的地址深度不同于所述第二存储芯片的地址深度。
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公开(公告)号：CN118116434A
公开(公告)日：2024-05-31
申请号：CN202310833589.2
申请日：2023-07-07
Applicant: 三星电子株式会社
IPC: G11C11/4096 , G11C11/408 , G11C11/4091
Abstract: 一种半导体存储器件包括：单元阵列，包括多个存储体；命令解码器，配置为对从半导体存储器件的外部输入的读/写命令、读命令和写命令进行解码；地址解码器，接收读地址和写地址；输入接收器，配置为将通过写数据焊盘输入的写数据发送到与写地址相对应的存储体的全局I/O驱动器；以及输出驱动器，配置为将从与读地址相对应的存储体的I/O读出放大器输出的读数据发送到读数据焊盘，其中，写数据经由写数据焊盘以单倍数据速率方法输入，并在不经过解串行化处理的情况下被发送到全局I/O驱动器，并且读数据在不经过串行化处理的情况下从I/O读出放大器被发送到读数据焊盘。在一些实施例中，半导体存储器件通过混合铜接合来电地并物理地耦接到中央处理单元。
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