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公开(公告)号：CN107943609B
公开(公告)日：2021-10-29
申请号：CN201710858013.6
申请日：2017-09-20
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 提供了一种用于报告关于芯片单元故障的信息的存储器模块、存储器模块的操作以及存储器控制器的操作。所述存储器模块包括：安装在模块板上并存储数据的第一至第M存储器芯片(其中M是等于或大于2的整数)；以及安装在模块板上并存储奇偶校验码的第(M+1)存储器芯片，所述奇偶校验码用于恢复在第一至第M存储器芯片中发生芯片单元故障的存储器芯片的数据，其中通过芯片内错误检测操作来从第一至第(M+1)存储器芯片产生故障位，并且根据对来自第一至第(M+1)存储器芯片的故障位进行计算的结果来输出故障信息。
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公开(公告)号：CN107291379A
公开(公告)日：2017-10-24
申请号：CN201710102467.0
申请日：2017-02-24
Applicant: 三星电子株式会社
IPC: G06F3/06
CPC classification number: G06F3/0659 , G06F3/061 , G06F3/0679 , G06F3/0688
Abstract: 一种存储器系统包括：一个或多个存储器模块，每个包括具有对应的写入提交策略的多个存储器件；以及耦合到一个或多个存储器模块的一个或多个存储器控制器，所述一个或多个存储器控制器具有可配置的写入操作协议以根据对应的写入提交策略而与存储器器件一起操作。
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公开(公告)号：CN107153625A
公开(公告)日：2017-09-12
申请号：CN201710122824.X
申请日：2017-03-03
Applicant: 三星电子株式会社
CPC classification number: G06F13/1673 , G06F13/4068 , G06F13/42 , G06F13/1668 , G06F13/4239
Abstract: 提供了一种与同步DDR协议可兼容的异步通信协议。存储器模块包括：非易失性存储器；以及与存储器控制器接合的异步存储器接口。所述异步存储器接口可使用双数据速率(DDR)存储器通道的被改变用途的引脚来将异步数据发送到所述存储器控制器。所述异步数据可以是指示所述非易失性存储器的状态的装置反馈。
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公开(公告)号：CN107153511A
公开(公告)日：2017-09-12
申请号：CN201710102539.1
申请日：2017-02-24
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 一种混合存储器控制器，执行：接收第一中央处理单元(CPU)请求和第二CPU请求以向混合存储器组写入/从混合存储器组读取，通过译码和地址映射所述第一CPU请求和第二CPU请求而分别将易失性存储器件和非易失性存储器件识别为所述第一CPU请求和第二CPU请求的第一目标和第二目标，分别在第一缓冲器和第二缓冲器中对所述第一CPU请求和第二CPU请求排队，基于仲裁策略而对所述第一目标和第二目标中的相关联的一个生成与所述第一CPU请求和第二CPU请求中的一个对应的第一命令，并且对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和第二CPU请求中的另一个对应的第二命令，并且向易失性存储器件和非易失性存储器件中的相应的一个发送第一和第二命令。
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公开(公告)号：CN111580749B
公开(公告)日：2023-06-23
申请号：CN202010211606.5
申请日：2017-02-24
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 一种混合存储器控制器，执行：接收第一中央处理单元(CPU)请求以向所述混合存储器组写入/从所述混合存储器组读取；通过对第一CPU请求译码和地址映射，将所述易失性存储器件识别为所述第一CPU请求的第一目标；在缓冲器中对所述第一CPU请求排队；接收第二CPU请求以向所述混合存储器组写入/从所述混合存储器组读取；通过对所述第二CPU请求译码和地址映射，将所述非易失性存储器件识别为所述第二CPU请求的第二目标；在所述缓冲器中对所述第二CPU请求排队；基于仲裁策略，对第一目标和第二目标中的相关联的一个目标生成与第一CPU请求和第二CPU请求中的一个对应的第一命令，并且响应于生成所述第一命令，对所述第一目标和第二目标中的相关联的另一个目标生成与所述第一CPU请求和所述第二CPU请求中的另一个对应的第二命令；以及向所述易失性存储器件和所述非易失性存储器件中的相应的存储器件发送所述第一命令和第二命令。
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Patent Agency Ranking
公开(公告)号：CN108874701B
公开(公告)日：2023-04-28
申请号：CN201810376289.5
申请日：2018-04-25
Applicant: 三星电子株式会社
IPC: G06F13/16
Abstract: 提供用于混合存储器中的写入和刷新支持的系统和方法。一种存储器模块包括：存储器控制器，包括：主机层；介质层，被连接到非易失性存储器；逻辑核，被连接到主机层、介质层和易失性存储器，其中，逻辑核存储包括多个行的第一写入组表，并且逻辑核被配置为：接收包括高速缓存行地址和写入组标识符的持久写入命令；接收与所述持久写入命令相关联的数据；将所述数据写入到易失性存储器的所述高速缓存行地址；将所述高速缓存行地址存储在第二写入组表的多个缓冲器中的被选择的缓冲器中，其中，所述被选择的缓冲器与所述写入组标识符相应；更新第一写入组表的行以标识所述被选择的缓冲器的包括有效条目的位置，其中，所述行与所述写入组标识符相应。
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公开(公告)号：CN108874306B
公开(公告)日：2022-08-16
申请号：CN201810329996.9
申请日：2018-04-13
Applicant: 三星电子株式会社
Abstract: 提供一种配置为支持数据缓冲器的内部数据(DQ)终结的存储器系统。该存储器系统包括：作为外部设备访问的目标存储器模块的第一存储器模块；以及作为不被外部设备访问的非目标存储器模块的第二存储器模块。第二存储器模块在内部操作模式期间在内部数据路径上执行内部DQ终结，在内部操作模式下通过使用内部存储器芯片之间的内部数据路径执行数据通信。由于内部DQ终结而减少或禁止在内部数据路径上的信号反射，由此改善信号完整性。
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公开(公告)号：CN108874306A
公开(公告)日：2018-11-23
申请号：CN201810329996.9
申请日：2018-04-13
Applicant: 三星电子株式会社
CPC classification number: G06F13/4086 , G06F3/0614 , G06F3/0656 , G06F3/0659 , G06F12/0246
Abstract: 提供一种配置为支持数据缓冲器的内部数据(DQ)终结的存储器系统。该存储器系统包括：作为外部设备访问的目标存储器模块的第一存储器模块；以及作为不被外部设备访问的非目标存储器模块的第二存储器模块。第二存储器模块在内部操作模式期间在内部数据路径上执行内部DQ终结，在内部操作模式下通过使用内部存储器芯片之间的内部数据路径执行数据通信。由于内部DQ终结而减少或禁止在内部数据路径上的信号反射，由此改善信号完整性。
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公开(公告)号：CN107943609A
公开(公告)日：2018-04-20
申请号：CN201710858013.6
申请日：2017-09-20
Applicant: 三星电子株式会社
IPC: G06F11/10
CPC classification number: G06F11/073 , G06F3/0619 , G06F11/1072 , G11C29/42 , G11C29/4401 , G06F11/1004
Abstract: 提供了一种用于报告关于芯片单元故障的信息的存储器模块、存储器模块的操作以及存储器控制器的操作。所述存储器模块包括：安装在模块板上并存储数据的第一至第M存储器芯片(其中M是等于或大于2的整数)；以及安装在模块板上并存储奇偶校验码的第(M+1)存储器芯片，所述奇偶校验码用于恢复在第一至第M存储器芯片中发生芯片单元故障的存储器芯片的数据，其中通过芯片内错误检测操作来从第一至第(M+1)存储器芯片产生故障位，并且根据对来自第一至第(M+1)存储器芯片的故障位进行计算的结果来输出故障信息。
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公开(公告)号：CN107154270A
公开(公告)日：2017-09-12
申请号：CN201710123119.1
申请日：2017-03-03
Applicant: 三星电子株式会社
IPC: G11C8/04
Abstract: 本发明涉及在存储装置中寻址数据的方法、存储装置和存储模块。在寻址存储装置数据的方法中，该数据布置在由第一数量的行地址位和第二数量的列地址位索引的行和列中并通过指定第三数量的行地址位的行命令紧接着指定第四数量的列地址位的列命令寻址，第一数量大于第三数量或者第二数量大于第四数量，该方法包括：将第一数量的行地址位分割为第一子集和第二子集，并且当第一数量大于第三数量时在行命令中指定第一子集并在下一地址命令中指定第二子集；否则将第二数量的列地址位分割为第三子集和第四子集，并且在列命令中指定第四子集并在前一地址命令中指定第三子集。
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