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公开(公告)号：CN114840451A
公开(公告)日：2022-08-02
申请号：CN202210082092.7
申请日：2022-01-24
Applicant: 三星电子株式会社
IPC: G06F12/0811 , G06F3/06
Abstract: 提供了存储装置、存储系统和操作存储装置的方法。所述操作存储装置的方法包括：接收刷新命令；对存储体存储阵列的目标行执行刷新操作；以及在限定由所述存储装置执行的刷新操作的刷新操作周期期间，向存储控制器提供相对于所述目标行的相邻行的状态信息。
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公开(公告)号：CN107766172B
公开(公告)日：2022-06-28
申请号：CN201710376331.9
申请日：2017-05-25
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 提供了用于DDR SDRAM接口的DRAM辅助纠错机制。一种使用双倍数据速率(DDR)接口来纠正动态随机存取存储器模块(DRAM)的存储器错误的方法包括：使用存储器控制器进行包括多个突发的存储器事务，以将数据从DRAM的数据芯片发送到存储器控制器；使用DRAM的ECC芯片检测一个更或多个错误；使用DRAM的ECC芯片确定具有错误的突发的数量；确定具有错误的突发的数量是否大于阈值数量；确定错误的类型；基于确定的错误的类型来指引存储器控制器，其中，DRAM包括每个存储器通道单个ECC芯片。
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公开(公告)号：CN111090538A
公开(公告)日：2020-05-01
申请号：CN201910590044.7
申请日：2019-07-02
Applicant: 三星电子株式会社
Abstract: 本公开涉及存储器模块及操作包括该存储器模块的存储器系统的方法。该存储器模块包括：第一纠错码存储器和多个第一数据存储器的第一通道；以及第二纠错码存储器和多个第二数据存储器的第二通道。第一数据存储器利用存储器控制器发送多个第一数据集中的对应的第一数据集。第一数据集与突发长度相对应。第二数据存储器利用存储器控制器发送多个第二数据集中的对应的第二数据集。第二数据集与突发长度相对应。第一纠错码存储器存储用于检测存储在多个第一数据存储器中的所有多个第一数据集中的至少一个错误的第一子奇偶校验数据。第二纠错码存储器存储用于检测存储在多个第二数据存储器中的所有多个第二数据集中的至少一个错误的第二子奇偶校验数据。
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公开(公告)号：CN108074622B
公开(公告)日：2023-06-06
申请号：CN201710742400.3
申请日：2017-08-25
Applicant: 三星电子株式会社
IPC: G11C29/42 , G11C7/10 , G06F11/10 , G06F12/0877
Abstract: 公开一种存储器控制器、数据芯片及其控制方法。公开一种可污染数据的数据芯片，包括：数据阵列；读取电路，用于从数据阵列读取原数据；缓冲器，用于存储原数据。使数据污染引擎可用存储在屏蔽寄存器中的污染模式，污染原数据。然后传输电路可从缓冲器发送污染的数据。
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公开(公告)号：CN107943609B
公开(公告)日：2021-10-29
申请号：CN201710858013.6
申请日：2017-09-20
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 提供了一种用于报告关于芯片单元故障的信息的存储器模块、存储器模块的操作以及存储器控制器的操作。所述存储器模块包括：安装在模块板上并存储数据的第一至第M存储器芯片(其中M是等于或大于2的整数)；以及安装在模块板上并存储奇偶校验码的第(M+1)存储器芯片，所述奇偶校验码用于恢复在第一至第M存储器芯片中发生芯片单元故障的存储器芯片的数据，其中通过芯片内错误检测操作来从第一至第(M+1)存储器芯片产生故障位，并且根据对来自第一至第(M+1)存储器芯片的故障位进行计算的结果来输出故障信息。
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Patent Agency Ranking
公开(公告)号：CN112749040A
公开(公告)日：2021-05-04
申请号：CN202010817449.2
申请日：2020-08-14
Applicant: 三星电子株式会社
Abstract: 本公开公开了一种被配置为控制存储器模块的存储器控制器，所述存储器模块包括多个存储器设备，所述多个存储器设备构成第一通道和第二通道，存储器控制器包括纠错码(ECC)引擎以及被配置为控制所述ECC引擎的控制电路。所述ECC引擎被配置为通过基于包括映射信息的设备信息根据经由所述多个存储器设备中的每一个的多个输入/输出焊盘接收的预定数量的数据比特自适应地构造多个符号中的每一个来生成包括所述多个符号的码字，并且将所述码字发送到所述存储器模块。所述映射信息指示所述多个输入/输出焊盘中的每一个是被映射到所述多个符号中的同一符号还是所述多个符号中的不同符号。所述多个符号中的每一个对应于所述ECC引擎的纠错单位。
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公开(公告)号：CN107153625A
公开(公告)日：2017-09-12
申请号：CN201710122824.X
申请日：2017-03-03
Applicant: 三星电子株式会社
CPC classification number: G06F13/1673 , G06F13/4068 , G06F13/42 , G06F13/1668 , G06F13/4239
Abstract: 提供了一种与同步DDR协议可兼容的异步通信协议。存储器模块包括：非易失性存储器；以及与存储器控制器接合的异步存储器接口。所述异步存储器接口可使用双数据速率(DDR)存储器通道的被改变用途的引脚来将异步数据发送到所述存储器控制器。所述异步数据可以是指示所述非易失性存储器的状态的装置反馈。
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公开(公告)号：CN118804606A
公开(公告)日：2024-10-18
申请号：CN202410365277.8
申请日：2024-03-28
Applicant: 三星电子株式会社
IPC: H10B80/00 , H01L23/48 , H01L23/488 , H01L23/52
Abstract: 一种根据本公开的示例实施例的半导体封装件包括：封装基板；以及第一存储器裸片至第三存储器裸片，所述第一存储器裸片至所述第三存储器裸片设置在所述封装基板上并且沿与所述封装基板的上表面垂直的第一方向顺序地堆叠，并且所述第一存储器裸片和所述第二存储器裸片在没有凸块的情况下彼此附接，并且所述第二存储器裸片和所述第三存储器裸片通过多个凸块彼此附接。
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公开(公告)号：CN107153625B
公开(公告)日：2021-09-07
申请号：CN201710122824.X
申请日：2017-03-03
Applicant: 三星电子株式会社
Abstract: 提供了一种与同步DDR协议可兼容的异步通信协议。存储器模块包括：非易失性存储器；以及与存储器控制器接合的异步存储器接口。所述异步存储器接口可使用双数据速率(DDR)存储器通道的被改变用途的引脚来将异步数据发送到所述存储器控制器。所述异步数据可以是指示所述非易失性存储器的状态的装置反馈。
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公开(公告)号：CN113096718A
公开(公告)日：2021-07-09
申请号：CN202011374809.2
申请日：2020-11-30
Applicant: 三星电子株式会社
Abstract: 一种存储器系统包括存储器模块和存储器控制器。存储器模块包括存储数据并被指派给生成第一码字的第一子通道或生成第二码字的第二子通道的数据芯片，其中第一码字和第二码字用于填充单个高速缓存行。存储器控制器在检测到数据芯片中的硬故障数据芯片时，将数据从硬故障数据芯片复制到ECC芯片，释放硬故障数据芯片和对应I/O之间的映射，并定义ECC芯片和对应I/O引脚之间的新的映射。
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