-
公开(公告)号：CN110097898B
公开(公告)日：2022-10-18
申请号：CN201910049654.6
申请日：2019-01-18
Applicant: 三星电子株式会社
IPC: G11B27/034 , G11B27/10
Abstract: 本公开提供一种页面大小感知调度的方法和一种已在其上记录用于执行页面大小感知调度方法的计算机程序的非暂时性计算机可读存储介质。方法包含：确定媒体页面的大小；确定媒体页面是打开还是关闭的；如果确定媒体页面是打开的，那么由存储器控制器进行推测性读取操作；以及如果确定媒体页面是关闭的，那么由存储器控制器进行常规读取操作。
-
公开(公告)号：CN107766172B
公开(公告)日：2022-06-28
申请号：CN201710376331.9
申请日：2017-05-25
Applicant: 三星电子株式会社
IPC: G06F11/10
Abstract: 提供了用于DDR SDRAM接口的DRAM辅助纠错机制。一种使用双倍数据速率(DDR)接口来纠正动态随机存取存储器模块(DRAM)的存储器错误的方法包括：使用存储器控制器进行包括多个突发的存储器事务，以将数据从DRAM的数据芯片发送到存储器控制器；使用DRAM的ECC芯片检测一个更或多个错误；使用DRAM的ECC芯片确定具有错误的突发的数量；确定具有错误的突发的数量是否大于阈值数量；确定错误的类型；基于确定的错误的类型来指引存储器控制器，其中，DRAM包括每个存储器通道单个ECC芯片。
-
公开(公告)号：CN111291858A
公开(公告)日：2020-06-16
申请号：CN201911158714.4
申请日：2019-11-22
Applicant: 三星电子株式会社
Abstract: 本发明公开一种张量计算数据流加速器半导体电路。张量计算数据流加速器半导体电路包括动态随机存取存储器存储体及与动态随机存取存储器存储体相邻设置的乘法加法单元的外围阵列。乘法加法单元的外围阵列配置成形成流水线式数据流链，其中来自乘法加法单元的阵列的一个乘法加法单元的部分输出数据被馈送到乘法加法单元的阵列的另一乘法加法单元以进行数据累积。近动态随机存取存储器处理数据流加速器单元裸片可堆叠在基础裸片顶。基础裸片可与处理器或控制器相邻地设置在无源硅中间层。近动态随机存取存储器处理数据流加速器单元可并行处理部分矩阵输出数据。部分矩阵输出数据可以正向或反向方向传播。张量计算数据流加速器可实行部分矩阵转置。
-
公开(公告)号：CN107153511B
公开(公告)日：2020-04-17
申请号：CN201710102539.1
申请日：2017-02-24
Applicant: 三星电子株式会社
IPC: G06F3/06
Abstract: 一种混合存储器控制器，执行：接收第一中央处理单元(CPU)请求和第二CPU请求以向混合存储器组写入/从混合存储器组读取，通过译码和地址映射所述第一CPU请求和第二CPU请求而分别将易失性存储器件和非易失性存储器件识别为所述第一CPU请求和第二CPU请求的第一目标和第二目标，分别在第一缓冲器和第二缓冲器中对所述第一CPU请求和第二CPU请求排队，基于仲裁策略而对所述第一目标和第二目标中的相关联的一个生成与所述第一CPU请求和第二CPU请求中的一个对应的第一命令，并且对所述第一目标和第二目标中的相关联的另一个生成与所述第一CPU请求和第二CPU请求中的另一个对应的第二命令，并且向易失性存储器件和非易失性存储器件中的相应的一个发送第一和第二命令。
-
公开(公告)号：CN110673980A
公开(公告)日：2020-01-10
申请号：CN201910496617.X
申请日：2019-06-03
Applicant: 三星电子株式会社
Abstract: 根据一个一般方面，提供了一种存储装置以及多芯片系统。存储装置可包括多个堆叠的集成电路裸片，所述多个堆叠的集成电路裸片包括存储单元裸片及逻辑裸片。存储单元裸片可被配置成将数据存储在存储地址处。逻辑裸片可包括与所述堆叠的集成电路裸片的接口且所述接口被配置成在存储单元裸片与至少一个外部器件之间传送存储器存取。逻辑裸片可包括可靠性电路，可靠性电路被配置成改善存储单元裸片内的数据错误。可靠性电路可包括备用存储器以及地址表，备用存储器被配置成存储数据，地址表被配置成将与错误相关联的存储地址映射到备用存储器。可靠性电路可被配置成判断存储器存取是否与错误相关联，且如果是，则利用备用存储器来完成存储器存取。
-
Patent Agency Ranking
公开(公告)号：CN105260258B
公开(公告)日：2019-08-06
申请号：CN201510405545.5
申请日：2015-07-10
Applicant: 三星电子株式会社
IPC: G06F11/10
CPC classification number: G06F11/1044 , G06F11/1012 , G06F11/1024 , G06F11/1048 , G06F11/106 , G06F11/108 , G06F2211/1057
Abstract: 示例性实施例提供了层级ECC单芯片和双芯片CHIPKILL方案。所述层级错误校正码(ECC)Chipkill系统包括：装置ECC，兼容到多个存储装置的至少一部分中，校正相应的存储装置中的n位存储装置级失效，并当任何存储装置级失效大于n位且超过装置ECC装置的校正能力时发送存储装置失效信号；以及系统级ECC装置，在所述多个存储装置之外，响应于接收存储装置失效信号以基于系统ECC奇偶校验来校正存储装置失效。
-
公开(公告)号：CN110046127A
公开(公告)日：2019-07-23
申请号：CN201811532750.8
申请日：2018-12-14
Applicant: 三星电子株式会社
IPC: G06F15/78
Abstract: 根据一个一般方面，提供一种用于查找计算人工智能加速器的装置及多芯片模块。所述装置可包括存储电路裸片，所述存储电路裸片被配置成存储查找表，所述查找表将第一数据转换成第二数据。所述装置还可包括逻辑电路裸片，所述逻辑电路裸片包括组合逻辑电路，所述组合逻辑电路被配置成接收第二数据。所述装置还可包括光学通孔，所述光学通孔耦合在所述存储电路裸片与所述逻辑电路裸片之间且被配置成在所述存储电路裸片与所述逻辑电路裸片之间传输第二数据。
-
公开(公告)号：CN106484317B
公开(公告)日：2019-04-19
申请号：CN201610545871.0
申请日：2016-07-12
Applicant: 三星电子株式会社
Abstract: 一种存储器系统、存储器模块及其方法。一种存储器系统包括主控制器、与主机计算机连接的接口以及被构造为与从控制器结合的链路总线。主控制器包括地址映射解码器、事务队列和调度器。地址映射解码器被构造为对与从控制器结合的存储器装置的地址映射信息进行解码。主控制器的调度器被构造为使用存储器装置的地址映射信息对在事务队列中的从主机计算机接收的存储器事务请求进行重新排序。存储器系统采用基于在主控制器的事务队列中的挂起的存储器事务请求的扩展的打开页策略。
-
公开(公告)号：CN109299024A
公开(公告)日：2019-02-01
申请号：CN201810602179.6
申请日：2018-06-12
Applicant: 三星电子株式会社
Abstract: 本发明提供一种在高带宽存储器HBM+系统中协调存储器命令的方法，方法包含将主机存储器控制器命令从主机存储器控制器发送到存储器，在协调存储器控制器处接收主机存储器控制器命令，将主机存储器控制器命令从协调存储器控制器转发到存储器，以及由协调存储器控制器基于主机存储器控制器命令来调度协调存储器控制器命令。
-
公开(公告)号：CN108694973A
公开(公告)日：2018-10-23
申请号：CN201810256951.3
申请日：2018-03-27
Applicant: 三星电子株式会社
IPC: G11C11/4063 , G11C11/00
CPC classification number: G06F12/0207 , G09G2360/128 , G11C8/12 , G11C8/14 , G11C8/16 , G11C11/404 , G11C11/405 , G11C11/4076 , G11C11/408 , G11C11/4063 , G11C11/005
Abstract: 一种混合存储器包括：多个片区，其包括多个行，所述多个行包括具有第一类型存储器单元的第一行和具有第二类型存储器单元的第二行；一对位线选择信号，其包括位线选择信号和作为所述位线选择信号的反相的反位线选择信号；字线驱动器，其被构造为接收输入数据；读出放大器，被构造为输出输出数据；写入位线，其耦接到所述第一行和所述第二行；读取位线，其耦接到所述第一行和所述第二行；字线，其耦接到所述多个行中的每一行；以及位线，其基于所述一对位线选择信号的设置值而耦接到所述写入位线或所述读取位线。
-
-
-
-
-
-
-
-
-
Search Results
142
records
(took 0.05 seconds)
