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公开(公告)号：CN103198046A
公开(公告)日：2013-07-10
申请号：CN201210425451.0
申请日：2012-10-30
Applicant: 富士通株式会社
IPC: G06F15/16
CPC classification number: H04L29/14 , G06F11/0709 , G06F11/0724 , G06F11/0727 , G06F11/0757 , G06F11/0772 , G06F11/0793 , H04L69/40
Abstract: 设置在信息处理装置中包括的多个节点中的至少一个节点中的异常检测单元使用能够在单个节点和另一节点中共享的、设置在单个节点或另一节点中的存储单元中所包括的共享存储器区域来检测数据传送的数据传送路径中的异常。设置在单个节点中的错误信息生成单元基于由异常检测单元检测到的异常来生成错误信息，并且生成针对自身节点中的处理器的中断。设置在单个节点中的处理器根据中断基于错误信息来执行恢复处理。
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公开(公告)号：CN103186481A
公开(公告)日：2013-07-03
申请号：CN201210424553.0
申请日：2012-10-30
Applicant: 富士通株式会社
CPC classification number: G06F12/1458 , G06F11/20 , G06F12/0831 , G06F12/1466 , G06F2212/1008
Abstract: 一种信息处理设备，其包括具有第一节点和第二节点的节点，每个节点包括处理器和存储器，该存储器中至少部分区域被设置为共享存储区。第一节点存储用于访问第二节点中的存储器的标识信息，并通过附加该标识信息来发送通信数据。第二节点存储用于控制对第二节点中的共享存储区的访问的许可的标识信息，并基于被附加到通信数据的标识信息和存储在第二节点中的标识信息来确定是否允许对第二节点中的共享存储区的访问。
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公开(公告)号：CN101594133A
公开(公告)日：2009-12-02
申请号：CN200910143794.6
申请日：2009-05-26
Applicant: 富士通株式会社
IPC: H03K19/003 , H03K19/0175 , G01R29/26 , G01R31/317 , G11C11/34 , G11C11/413 , G11C29/00
CPC classification number: G01R31/31708 , G01R31/3004 , G01R31/31721
Abstract: 本发明提出了一种半导体集成电路、控制方法及信息处理装置。所述半导体集成电路包括：电路块，其经由总线而连接到算术处理单元；电源噪声数据发生器，其被构造成通过对在使所述电路块操作的电源的电源电压中所产生的电源噪声进行转换来生成电源噪声数据信号；错误检测器，其被构造成对从所述电路块输出给所述总线的数据的错误进行检测；以及写入控制器，其被构造成，将基于所述电源噪声数据信号的电源噪声信息与所述总线上的数据相关联并将该数据写入存储单元中，并响应于所述错误检测器检测到错误而停止写入所述数据。
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公开(公告)号：CN101127010A
公开(公告)日：2008-02-20
申请号：CN200710103956.4
申请日：2007-05-17
Applicant: 富士通株式会社
IPC: G06F12/12
CPC classification number: G06F13/1642
Abstract: 本发明提供一种系统控制器、同地址请求队列预防方法及其信息处理设备。在包括CPU发出请求队列的该系统控制器中，由输入请求保存部保存不同于高速缓存替换请求的最新请求，其中所述CPU发出请求队列具有这样一种电路，其处理没有被输入至所述CPU发出请求队列的具有同一地址的多个请求。因此，即使用于高速缓存替换请求的发出请求的地址与CPU发出请求队列保存的请求的地址匹配，用于高速缓存替换请求的发出请求不被重发，但是在用于高速缓存替换请求的发出请求的地址与输入请求保存部保存的全部地址不匹配时，用于高速缓存替换请求的发出请求在CPU发出请求队列中排队。
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公开(公告)号：CN103368848A
公开(公告)日：2013-10-23
申请号：CN201210364641.6
申请日：2012-09-26
Applicant: 富士通株式会社
IPC: H04L12/741
CPC classification number: G06F9/546
Abstract: 本发明公开了信息处理设备、算术装置和信息传递方法。该信息处理设备（1）包括多个节点（10至10m）。每个节点（10至10m）包括处理器（12至15）、存储装置（17至24）和存储多个指针组的存储单元（78），在每个指针组中，写入指针与读取指针相关联，该写入指针表示在从其他节点接收到的数据存储在存储装置（17至24）中时所使用的地址，该读取指针表示在从存储装置（17至24）中读取数据时所使用的地址。每个节点（10至10m）包括将表示指针组的指针标识符通知与数据的发送源对应的节点的通知单元（40至40b）。每个节点（10至10m）包括根据由指针标识符所表示的指针组中的写入指针表示的地址将所接收到的数据保持在存储装置（17至24）中的保持单元（58）。
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Patent Agency Ranking
公开(公告)号：CN103294608A
公开(公告)日：2013-09-11
申请号：CN201210507542.9
申请日：2012-11-30
Applicant: 富士通株式会社
CPC classification number: G06F12/0804 , G06F2212/1012 , G06F2212/1056
Abstract: 提供了一种处理器、信息处理设备和算术方法。处理器（12至12g）包括暂时保存存储在主存储装置（17至24）中的数据的缓存存储器（12a）。该处理器包括通过使用保存在缓存存储器（12a）中的数据来执行应用的处理单元（40至40b）。该处理器包括在其中存储更新信息的存储单元（12c、12e、42、46），该更新信息指示由处理单元（40至40b）在处理单元（40至40b）执行的应用指定的时间段内已更新的数据。该处理器包括回写单元（52），当应用指定的时间段结束时，该回写单元将下述数据从缓存存储器（12a）回写到主存储装置（17至24）：该数据来自保存在缓存存储器（12a）中的数据之中并由存储在存储单元（12c、12e、42、46）中的更新信息来指示。
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公开(公告)号：CN100504817C
公开(公告)日：2009-06-24
申请号：CN200710103956.4
申请日：2007-05-17
Applicant: 富士通株式会社
IPC: G06F12/12
CPC classification number: G06F13/1642
Abstract: 本发明提供一种系统控制器、同地址请求队列预防方法及其信息处理设备。在包括CPU发出请求队列的该系统控制器中，由输入请求保存部保存不同于高速缓存替换请求的最新请求，其中所述CPU发出请求队列具有这样一种电路，其处理没有被输入至所述CPU发出请求队列的具有同一地址的多个请求。因此，即使用于高速缓存替换请求的发出请求的地址与CPU发出请求队列保存的请求的地址匹配，用于高速缓存替换请求的发出请求不被重发，但是在用于高速缓存替换请求的发出请求的地址与输入请求保存部保存的全部地址不匹配时，用于高速缓存替换请求的发出请求在CPU发出请求队列中排队。
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公开(公告)号：CN100414495C
公开(公告)日：2008-08-27
申请号：CN200510087035.4
申请日：2005-07-25
Applicant: 富士通株式会社
IPC: G06F9/38
CPC classification number: G06F9/3824
Abstract: 在本发明中，为了在请求被中途保持在管线处理器的管线寄存器阶段在进行寄存器的繁忙判断时不发生误判且不增加将请求存储到设置在管线寄存器最后一级的寄存器的硬件资源，设置有：第一计数器，用于对插置在管线寄存器中且用于判断请求是否是有效请求的判断部分与请求队列之间的多个多级寄存器中的有效请求数进行计数；繁忙判断部分，用于基于第一计数器计数所得的有效请求的数目，判断请求队列是否处于繁忙状态；并且由判断部分基于所述繁忙判断部分作出的繁忙状态判断结果做出所述判断。
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公开(公告)号：CN100375962C
公开(公告)日：2008-03-19
申请号：CN200510083260.0
申请日：2005-07-07
Applicant: 富士通株式会社
CPC classification number: G06F11/1008 , G06F11/1666 , G06F11/20 , G11C5/005
Abstract: 本发明提供一种双重存储装置及该双重存储装置的控制方法。该双重存储装置包括：第一和第二内存，用于分别保留一组相同的数据；以及选择器，用于基于输入到选择器中的读控制信号，分别从第一和第二内存读取的两组数据中选择任一组；还具有请求管理单元，当输入了读控制信号时，其将识别该读控制信号的标识符附加到所输入的读控制信号上，并输出该信号和标识符；以及多个内存控制单元，用于第一和第二内存的每一个。通过验证由请求管理单元附加的标识符的一致性，该双重存储装置检测同步错误，并且控制选择器，检测来自没有检测出同步错误的系统的数据。
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公开(公告)号：CN101127580A
公开(公告)日：2008-02-20
申请号：CN200710103957.9
申请日：2007-05-17
Applicant: 富士通株式会社
CPC classification number: H04L1/004 , H04L1/0082 , H04L2001/0097
Abstract: 一种控制装置，其管理发送并接收含有错误修复代码的数据的多个节点，该控制装置包括：接收装置，当任一节点从含有错误修复代码的数据中检测到不可修复错误时，接收由检测到该错误的节点发送的信号；判断装置，当从接收第一节点发送的数据的第二节点接收信号时，根据第一节点的检测记录，判断第一节点是否已从发送到第二节点的数据中检测到不可修复错误；以及停止装置，当第一节点已从发送到第二节点的数据中检测到不可修复错误时，停止从第二节点接收信号的处理。
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