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公开(公告)号：CN100445965C
公开(公告)日：2008-12-24
申请号：CN200510086040.3
申请日：2005-07-19
Applicant: 富士通株式会社
IPC: G06F12/08
CPC classification number: G06F12/0822
Abstract: 本发明涉及一种多处理器配置的信息处理设备，能够显著提高读请求的处理能力。该信息处理设备包括：多个处理单元；多个高速缓冲存储器，用于临时存储由多个处理单元从各个主存储器中读出的数据、以及指示将被存储的数据的状态的标志信息；以及系统控制器，用于控制多个处理单元到主存储器的访问。该系统控制器包括：标志副本单元，用于保存将被存储在高速缓冲存储器中的标志信息的副本；多个写提示表，用于存储写请求；以及存储缓冲器，用于存储与将被存储在多个写提示表中的多个写请求相关的仲裁结果。
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公开(公告)号：CN101127010A
公开(公告)日：2008-02-20
申请号：CN200710103956.4
申请日：2007-05-17
Applicant: 富士通株式会社
IPC: G06F12/12
CPC classification number: G06F13/1642
Abstract: 本发明提供一种系统控制器、同地址请求队列预防方法及其信息处理设备。在包括CPU发出请求队列的该系统控制器中，由输入请求保存部保存不同于高速缓存替换请求的最新请求，其中所述CPU发出请求队列具有这样一种电路，其处理没有被输入至所述CPU发出请求队列的具有同一地址的多个请求。因此，即使用于高速缓存替换请求的发出请求的地址与CPU发出请求队列保存的请求的地址匹配，用于高速缓存替换请求的发出请求不被重发，但是在用于高速缓存替换请求的发出请求的地址与输入请求保存部保存的全部地址不匹配时，用于高速缓存替换请求的发出请求在CPU发出请求队列中排队。
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公开(公告)号：CN100561448C
公开(公告)日：2009-11-18
申请号：CN200710107021.3
申请日：2007-05-17
Applicant: 富士通株式会社
IPC: G06F12/08
CPC classification number: G06F12/0822 , G06F12/0831
Abstract: 在多处理器系统中，一种系统控制器包括侦听标签，所述侦听标签是关于各个CPU保留的缓存标签的拷贝信息。如果同一地址在连接到同一CPU总线的每个CPU的缓存标签中都被注册成S(共享状态)，则该地址仅在与同一地址被注册到的CPU相对应的侦听标签中的任何一个中被注册成S(共享状态)。
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公开(公告)号：CN101127006A
公开(公告)日：2008-02-20
申请号：CN200710103968.7
申请日：2007-05-17
Applicant: 富士通株式会社
IPC: G06F12/08
CPC classification number: G06F12/0833
Abstract: 本发明公开一种多处理器系统、系统板和高速缓存替换请求处理方法。其中多处理器系统，包括多个系统板，其中每个系统板均具有多个CPU和用于处理由所述多个CPU发出的请求的请求处理部，以及地址交叉板，其用于对来自所述多个系统板的请求进行仲裁。所述多个系统板中的每个系统板包括高速缓存替换请求回环电路，其用于确定由一系统板上的CPU发出的请求是否为高速缓存替换请求；并且，如果该请求不是高速缓存替换请求，则所述高速缓存替换请求回环电路将该请求发送到所述地址交叉板；如果该请求是高速缓存替换请求，则所述高速缓存替换请求回环电路将所述请求发送到配置在该系统板上的请求处理部，而不将该请求从该系统板内部发送到所述地址交叉板。
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公开(公告)号：CN100357917C
公开(公告)日：2007-12-26
申请号：CN200510055411.1
申请日：2005-03-17
Applicant: 富士通株式会社
CPC classification number: G06F12/0822
Abstract: 存储器控制设备和存储器控制方法。目标数据的地址信息在开始由反向驱逐进行高速缓存逐出处理时被存储在ELA寄存器中，并且当由处理器请求获得的数据的地址在ELA寄存器中存在时，请求处理单元连续地再次进行数据获取处理。目标数据的地址信息在开始由处理器进行自主移出时被存储在EWB缓存中，并且当被反向驱逐的数据的地址在EWB缓存中存在时，停止由反向驱逐进行的高速缓存逐出处理。
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Patent Agency Ranking
公开(公告)号：CN1834942A
公开(公告)日：2006-09-20
申请号：CN200510086040.3
申请日：2005-07-19
Applicant: 富士通株式会社
IPC: G06F12/08
CPC classification number: G06F12/0822
Abstract: 本发明涉及一种多处理器配置的信息处理设备，能够显著提高读请求的处理能力。该信息处理设备包括：多个处理单元；多个高速缓冲存储器，用于临时存储由多个处理单元从各个主存储器中读出的数据、以及指示将被存储的数据的状态的标志信息；以及系统控制器，用于控制多个处理单元到主存储器的访问。该系统控制器包括：标志副本单元，用于保存将被存储在高速缓冲存储器中的标志信息的副本；多个写提示表，用于存储写请求；以及存储缓冲器，用于存储与将被存储在多个写提示表中的多个写请求相关的仲裁结果。
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公开(公告)号：CN1779664A
公开(公告)日：2006-05-31
申请号：CN200510055411.1
申请日：2005-03-17
Applicant: 富士通株式会社
CPC classification number: G06F12/0822
Abstract: 存储器控制设备和存储器控制方法。目标数据的地址信息在开始由反向驱逐进行高速缓存逐出处理时被存储在ELA寄存器中，并且当由处理器请求获得的数据的地址在ELA寄存器中存在时，请求处理单元连续地再次进行数据获取处理。目标数据的地址信息在开始由处理器进行自主移出时被存储在EWB缓存中，并且当被反向驱逐的数据的地址在EWB缓存中存在时，停止由反向驱逐进行的高速缓存逐出处理。
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公开(公告)号：CN101127580B
公开(公告)日：2011-06-22
申请号：CN200710103957.9
申请日：2007-05-17
Applicant: 富士通株式会社
CPC classification number: H04L1/004 , H04L1/0082 , H04L2001/0097
Abstract: 一种控制装置，其管理发送并接收含有错误修复代码的数据的多个节点，该控制装置包括：接收装置，当任一节点从含有错误修复代码的数据中检测到不可修复错误时，接收由检测到该错误的节点发送的信号；判断装置，当从接收第一节点发送的数据的第二节点接收信号时，根据第一节点的检测记录，判断第一节点是否已从发送到第二节点的数据中检测到不可修复错误；以及停止装置，当第一节点已从发送到第二节点的数据中检测到不可修复错误时，停止从第二节点接收信号的处理。
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公开(公告)号：CN100587676C
公开(公告)日：2010-02-03
申请号：CN200710106421.2
申请日：2007-05-29
Applicant: 富士通株式会社
IPC: G06F12/12
CPC classification number: G06F12/0822 , G06F12/123
Abstract: 本发明提供一种探测标记的控制装置，以防止对探测标记的控制性能降低。通过队列单元存储替换目标通道信息和索引，作为与从该处理器接收的替换请求关联的项目，对在该队列单元中存储的索引和随后的读取请求的索引进行比较，以及根据比较结果，基于该索引一致的读取请求对于与处理器的高速缓存内容对应的探测标记执行处理。此外，用该队列单元中的索引一致的项目的通道信息来替换读取请求的替换目标通道信息。
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公开(公告)号：CN100538665C
公开(公告)日：2009-09-09
申请号：CN200710103968.7
申请日：2007-05-17
Applicant: 富士通株式会社
IPC: G06F12/08
CPC classification number: G06F12/0833
Abstract: 本发明公开一种多处理器系统、系统板和高速缓存替换请求处理方法。其中多处理器系统，包括多个系统板，其中每个系统板均具有多个CPU和用于处理由所述多个CPU发出的请求的请求处理部，以及地址交叉板，其用于对来自所述多个系统板的请求进行仲裁。所述多个系统板中的每个系统板包括高速缓存替换请求回环电路，其用于确定由一系统板上的CPU发出的请求是否为高速缓存替换请求；并且，如果该请求不是高速缓存替换请求，则所述高速缓存替换请求回环电路将该请求发送到所述地址交叉板；如果该请求是高速缓存替换请求，则所述高速缓存替换请求回环电路将所述请求发送到配置在该系统板上的请求处理部，而不将该请求从该系统板内部发送到所述地址交叉板。
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