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公开(公告)号：CN104810346B
公开(公告)日：2018-11-27
申请号：CN201510040725.8
申请日：2015-01-27
Applicant: 瑞萨电子株式会社
IPC: H01L23/498
Abstract: 本发明涉及一种半导体器件。目的是提高半导体器件的噪声抗扰性。半导体器件的布线基板包括：形成传送信号的布线的第一布线层，和与第一布线层的上层或下层相邻地安装的第二布线层。第二布线层包括：其中在厚度方向上与布线(23)的一部分重叠的位置处形成开口部分的导体平面，和安装在导体平面的开口部分内的导体图案。导体图案包括：与导体平面隔离的主图案部即网格图案部，和耦合主图案部与导体平面的多个耦合部。
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公开(公告)号：CN106663660A
公开(公告)日：2017-05-10
申请号：CN201480081265.7
申请日：2014-12-24
Applicant: 瑞萨电子株式会社
Abstract: 半导体装置包括搭载在搭载于配线基板的中介部上且经由中介部而彼此电连接的第一及第二半导体部件。并且，中介部的多个配线层具有从作为基准的主面侧依次层叠的第一配线层、第二配线层及第三配线层。并且，在中介部的夹在第一半导体部件和第二半导体部件之间的第一区域中，第三配线层中的基准电位用配线的比例比第一配线层中的基准电位用配线的比例大。并且，在第一区域中，第一配线层中的信号用配线的比例比第三配线层中的信号用配线的比例大。
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公开(公告)号：CN104517907A
公开(公告)日：2015-04-15
申请号：CN201410446862.7
申请日：2014-09-03
Applicant: 瑞萨电子株式会社
Abstract: 本发明涉及一种半导体器件。防止电子部件在布线基板上的安装位置上产生错误。第一半导体芯片具有主表面和背表面。背表面是主表面的相反表面。第一半导体芯片的背表面是其主表面上的相反表面。布线基板是矩形的，并具有主表面和背表面。第一半导体芯片安装在布线基板的主表面上。盖覆盖布线基板的主表面和第一半导体芯片。电子部件安装在布线基板的背表面上。布线基板的主表面至少在彼此面对的两个角处具有没有被盖覆盖的未覆盖区域。
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公开(公告)号：CN116137263A
公开(公告)日：2023-05-19
申请号：CN202211271522.6
申请日：2022-10-17
Applicant: 瑞萨电子株式会社
IPC: H01L23/498
Abstract: 本公开涉及一种半导体器件。该半导体器件包括布线基板，布线基板具有：具有焊盘的第一布线层；以及具有布线和过孔焊台的第二布线层。过孔焊台包括：第一行过孔焊台，分别连接到焊盘中的第一行焊盘；以及第二行过孔焊台，分别连接到焊盘中的第二行焊盘。在透视平面图中，第一行过孔焊台具有第一过孔焊台和第二过孔焊台，第一过孔焊台被布置为使得第一过孔焊台中的每个的中心在远离半导体芯片的第一侧的方向上从与对应第一行焊盘的中心重叠的位置偏移，第二过孔焊台被布置为使得第二过孔焊台中的每个的中心布置在与第一过孔焊台相比更靠近第一侧的位置处。在透视平面图中，第一过孔焊台和第二过孔焊台沿着第一侧在第一方向上交替布置。
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公开(公告)号：CN107039393A
公开(公告)日：2017-08-11
申请号：CN201611153554.0
申请日：2016-12-14
Applicant: 瑞萨电子株式会社
Inventor： 仮屋崎修一
IPC: H01L23/498 , H01L23/66
CPC classification number: H01L23/642 , H01L23/49822 , H01L23/49827 , H01L23/49833 , H01L23/49838 , H01L23/50 , H01L23/5222 , H01L23/5383 , H01L23/66 , H01L2223/6627 , H01L2223/6661 , H01L2224/16227 , H01L2924/15192 , H01L2924/15311 , H01L2924/30111 , H05K1/0231 , H05K1/181 , H05K2201/10378 , H01L2223/6616 , H01L2223/6655
Abstract: 一种半导体器件，其具有增强的性能。半导体器件具有高速传输路径，该高速传输路径包括：第一耦合部，用于使半导体芯片与中介层电耦合；第二耦合部，用于使中介层与布线衬底耦合；以及外部端子，该外部端子形成在布线衬底的底面上。高速传输路径包括：第一传输部，该第一传输部位于中介层中以使第一和第二耦合部电耦合；以及第二传输部，该第二传输部位于布线衬底中以使第二耦合部与外部端子电耦合。高速传输路径与校正电路耦合，其中一个边缘与位于第二传输部中途的分支部耦合，并且另一个边缘与电容元件耦合，并且电容元件形成在中介层中。
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Patent Agency Ranking
公开(公告)号：CN105826300A
公开(公告)日：2016-08-03
申请号：CN201610008571.9
申请日：2016-01-07
Applicant: 瑞萨电子株式会社
IPC: H01L23/538 , H01L25/065
Abstract: 本发明涉及一种半导体器件。为了提高在半导体芯片之间耦合的内插板的信号传输可靠性。参考电位布线和参考电位布线设置在内插板的第一布线层中设置的信号布线的两个相邻侧。而且，参考电位布线和参考电位布线设置在内插板的第二布线层中设置的信号布线的两个相邻侧。而且，信号布线和信号布线在平面图中彼此交叉。第一布线层的参考电位布线以及第二布线层的参考电位布线在它们的交叉部的周边处彼此耦合。
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公开(公告)号：CN104810346A
公开(公告)日：2015-07-29
申请号：CN201510040725.8
申请日：2015-01-27
Applicant: 瑞萨电子株式会社
IPC: H01L23/498
CPC classification number: H01L23/49822 , H01L23/49811 , H01L23/49816 , H01L23/49827 , H01L23/49838 , H01L23/5225 , H01L24/05 , H01L24/13 , H01L24/16 , H01L24/17 , H01L24/29 , H01L24/32 , H01L24/81 , H01L24/83 , H01L2224/0401 , H01L2224/05082 , H01L2224/05083 , H01L2224/05147 , H01L2224/05155 , H01L2224/05166 , H01L2224/05644 , H01L2224/05655 , H01L2224/131 , H01L2224/13147 , H01L2224/13155 , H01L2224/14131 , H01L2224/14135 , H01L2224/16057 , H01L2224/16113 , H01L2224/16225 , H01L2224/16227 , H01L2224/2919 , H01L2224/32225 , H01L2224/73204 , H01L2224/81815 , H01L2224/83104 , H01L2924/1517 , H01L2924/15311 , H05K1/0225 , H05K1/0253 , H05K2201/09336 , H05K2201/09681 , H01L2924/014 , H01L2924/00014 , H01L2924/00
Abstract: 本发明涉及一种半导体器件。目的是提高半导体器件的噪声抗扰性。半导体器件的布线基板包括：形成传送信号的布线的第一布线层，和与第一布线层的上层或下层相邻地安装的第二布线层。第二布线层包括：其中在厚度方向上与布线(23)的一部分重叠的位置处形成开口部分的导体平面，和安装在导体平面的开口部分内的导体图案。导体图案包括：与导体平面隔离的主图案部即网格图案部，和耦合主图案部与导体平面的多个耦合部。
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公开(公告)号：CN119342841A
公开(公告)日：2025-01-21
申请号：CN202410761725.6
申请日：2024-06-13
Applicant: 瑞萨电子株式会社
IPC: H10B80/00 , H01L23/538
Abstract: 本公开涉及电子器件。电子器件的性能可以被改进。电子器件包括布线衬底、在布线衬底上设置的半导体存储器器件和在布线衬底上设置的半导体控制器器件。布线衬底包括第一固定电位布线和第二固定电位布线，以及在第一固定电位布线与第二固定电位布线之间设置的多个信号布线。多个信号布线包括与第一固定电位布线相邻的第一信号布线、与第一信号布线相邻的第二信号布线、与第二信号布线相邻的第三信号布线。第一信号布线与第二信号布线之间的第一距离小于第二信号布线与第三信号布线之间的第二距离。
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公开(公告)号：CN111223836B
公开(公告)日：2024-07-09
申请号：CN201911158381.5
申请日：2019-11-22
Applicant: 瑞萨电子株式会社
IPC: H01L23/498 , H01L23/488
Abstract: 本公开的各实施例涉及半导体器件和及电子设备。布线基板的下表面包括：与安装在上表面上的半导体芯片重叠的第一区域，以及围绕第一区域并且与半导体芯片不重叠的第二区域。第一区域包括第三区域和围绕第三区域的第四区域，在第三区域中未布置多个外部端子，在第四区域中布置多个外部端子。多个外部端子包括布置在第一区域的第四区域中的多个端子，以及布置在第二区域中的多个端子。多个端子包括：用于向半导体芯片的核心电路提供电源电位的多个电源端子，以及用于向半导体芯片的核心电路提供基准电位的多个基准端子。
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公开(公告)号：CN115483188A
公开(公告)日：2022-12-16
申请号：CN202210570706.6
申请日：2022-05-24
Applicant: 瑞萨电子株式会社
IPC: H01L23/498
Abstract: 本公开涉及一种半导体器件。布线衬底包括：第一绝缘层；第一金属图案，被形成在第一绝缘层上；第二绝缘层，被形成在第一绝缘层上以便覆盖第一金属图案；第二金属图案，被形成在第二绝缘层上；以及有机绝缘膜，与第二金属图案的部分接触。而且，第一金属图案具有：第一下表面，与第一绝缘层接触；以及第一上表面，与第二绝缘层接触。而且，第二金属图案具有：第二下表面，与第二绝缘层接触；以及第二上表面，与有机绝缘膜接触。此外，第二上表面的表面粗糙度大于以下每一项的表面粗糙度：第二下表面、第一上表面和第一下表面。
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