公开(公告)号：CN106024689B

公开(公告)日：2021-06-25

申请号：CN201610034162.6

申请日：2016-01-19

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  坂本圭司 ,  国嶋浩之

IPC: H01L21/683 ,  H01L27/02 ,  H01L21/027

Abstract: 本发明提供半导体器件及其制造方法，不出现不良情况地使SOI晶片相对于半导体制造装置所具备的静电卡盘吸附、脱离。在构成SOI晶片的绝缘膜(CL)上形成了由半导体层(SL)构成的矩形光波导(PO)、光相位移位器(PS)以及光调制器(PC)后，将在SOI晶片的背面形成的背面绝缘膜去除。在俯视图中不与矩形光波导(PO)、光相位移位器(PS)以及光调制器(PC)重叠的位置，在绝缘膜(CL)上形成自绝缘膜(CL)的上表面起具有第一深度的多个槽(TR)。由此，之后，即使将SOI晶片搭载于半导体制造装置所具备的静电卡盘，也能够使得电荷易于从SOI晶片释放，因此电荷不易蓄积于SOI晶片的背面。

公开(公告)号：CN105388560B

公开(公告)日：2020-01-14

申请号：CN201510520035.2

申请日：2015-08-21

Applicant: 瑞萨电子株式会社

Inventor： 国岛浩之 ,  中柴康隆 ,  若林胜 ,  绵贯真一 ,  小泽健 ,  宇佐美达矢 ,  山本悦章 ,  坂本圭司

IPC: G02B6/12

Abstract: 本发明涉及一种光学半导体器件。提供了可防止在光学半导体器件中电信号的质量降低的技术。在与电信号传输线的延伸方向垂直的横截面中，电信号传输线被包括第一噪声截止布线、第二插塞、第一层布线、第一插塞、屏蔽半导体层、第一插塞、第一层布线、第二插塞和第二噪声截止布线的屏蔽部包围，屏蔽部被固定到参考电位。由此，屏蔽部阻挡由于源自半导体衬底的磁场或电场的作用而导致的影响电信号传输线的噪声。

公开(公告)号：CN109119402A

公开(公告)日：2019-01-01

申请号：CN201810653140.7

申请日：2018-06-22

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢

IPC: H01L23/528 ,  H01L23/34

Abstract: 本发明涉及一种半导体器件及其制造方法。本发明的目的是降低半导体器件的制造成本。一种半导体器件包括SOI衬底，其具有包括半导体层的光学波导。所述光学波导由层间绝缘膜覆盖。布线部形成在所述层间绝缘膜上。此外，厚度比所述布线部小的薄膜部形成在所述光学波导上方，并且与所述布线部集成。

公开(公告)号：CN108074969A

公开(公告)日：2018-05-25

申请号：CN201711098468.9

申请日：2017-11-09

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢

IPC: H01L29/10 ,  H01L21/336

CPC classification number: H01L29/786 ,  H01L21/762 ,  H01L21/764 ,  H01L21/8234 ,  H01L21/823871 ,  H01L21/823878 ,  H01L21/823892 ,  H01L27/092 ,  H01L27/108 ,  H01L27/1156 ,  H01L27/1225

Abstract: 本发明涉及半导体器件以及制造半导体器件的方法。提供一种在其深沟槽中具有衬底接触且具有提高的特性的半导体器件。PVD金属膜，例如通过PVD形成的金属膜，用作作为贯穿n型外延层并到达其下的层的深沟槽中形成的最下层阻挡金属膜的第一阻挡金属膜。这种配置使其能在PVD金属膜和其下的硅层或硅衬底之间的边界处稳定地形成金属硅化物层，且由此稳定接触电阻。

公开(公告)号：CN106340562A

公开(公告)日：2017-01-18

申请号：CN201610428167.7

申请日：2016-06-16

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  小仓卓

IPC: H01L31/10 ,  H01L31/028 ,  H01L21/205 ,  C23C16/44

Abstract: 本发明提供一种半导体装置及其制造方法，实现暗电流小的锗受光器。锗受光器(PD1)由在p型硅芯层(PSC)的上表面上依次层叠的p型锗层(PG)、非掺杂的i型锗层(IG)以及n型锗层(NG)构成，在i型锗层(IG)的侧面形成由硅构成的第1罩层(CA1)，在n型锗层(NG)的上表面以及侧面形成由硅构成的第2罩层(CA2)。另外，在n型锗层(NG)中导入了具有比锗的共价键半径更小的共价键半径的元素例如磷或者砷等。

公开(公告)号：CN105374797A

公开(公告)日：2016-03-02

申请号：CN201510476953.X

申请日：2015-08-06

Applicant: 瑞萨电子株式会社

Inventor： 小仓卓 ,  宇佐美达矢 ,  儿玉哲 ,  上野秀一郎 ,  伊藤聪 ,  伊藤孝政

IPC: H01L23/528 ,  H01L23/532 ,  H01L27/108

CPC classification number: H01L23/53266 ,  H01L21/76829 ,  H01L21/76831 ,  H01L21/76841 ,  H01L21/76843 ,  H01L23/53223 ,  H01L23/5329 ,  H01L23/53295 ,  H01L27/10885 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 设置在互连层中的导体被允许具有低电阻。在衬底上方设置绝缘体膜，绝缘体膜由SiO(1-x)Nx(其中在XRD分析结果中x>0.5)构成。在绝缘体膜上方设置互连，互连包括第一层和第二层。第一层包括TiN、TaN、WN以及RuN中的至少一个。第二层被设置在第一层上方，并且由例如W的具有低于第一层的电阻的材料形成。

公开(公告)号：CN104919576B

公开(公告)日：2020-09-04

申请号：CN201380011034.4

申请日：2013-11-08

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  三浦幸男 ,  土屋秀昭

IPC: H01L21/321 ,  H01L21/768

Abstract: 本发明提供一种半导体器件，其具有：层间绝缘膜(INS2)；在层间绝缘膜(INS2)内形成的相邻的Cu配线(M1W)；以及与层间绝缘膜(INS2)的表面和Cu配线(M1W)的表面接触、且将层间绝缘膜(INS2)和Cu配线(M1W)覆盖的绝缘性阻挡膜(BR1)。而且，在相邻的Cu配线(M1W)之间，层间绝缘膜(INS2)在其表面具有损伤层(DM1)，在比损伤层(DM1)深的位置具有电场缓和层(ER1)，该电场缓和层(ER1)具有比损伤层(DM1)的氮浓度高的氮浓度。

公开(公告)号：CN1832130B

公开(公告)日：2011-08-03

申请号：CN200610009472.9

申请日：2006-02-23

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢 ,  大音光市 ,  竹胁利至

IPC: H01L21/768 ,  H01L21/321 ,  H01L23/522

CPC classification number: H01L21/76867 ,  H01L21/02203 ,  H01L21/02329 ,  H01L21/3143 ,  H01L21/76826 ,  H01L21/76829 ,  H01L21/76849 ,  H01L21/76886

Abstract: 将包括含硅化合物的第一气体引入到真空室中，以便将放置在该室中的半导体衬底暴露于第一气体环境中(硅处理步骤)。然后将真空室内的压力减小到低于开始硅处理步骤时的压力的水平(减压步骤)。此后，将包括含氮化合物的第二气体引入到真空室中，并用第二气体的等离子体辐照半导体衬底(氮等离子体步骤)。

公开(公告)号：CN101924093A

公开(公告)日：2010-12-22

申请号：CN201010166496.1

申请日：2010-04-23

Applicant: 瑞萨电子株式会社

Inventor： 宇佐美达矢

IPC: H01L23/528 ,  H01L21/768

CPC classification number: H01L21/7682 ,  H01L21/76834 ,  H01L21/76885 ,  H01L2924/0002 ,  H01L2924/00

Abstract: 本发明涉及半导体器件和制造半导体器件的方法。互连被提供在第一绝缘层中并且互连的上表面比第一绝缘层的上表面高。气隙被布置在互连和第一绝缘层之间。蚀刻停止膜被形成在第一绝缘层、气隙、以及互连的上方。第二绝缘层被形成在蚀刻停止膜的上方。通孔被提供在第二绝缘层并且被连接至互连。被布置在气隙的上方的蚀刻停止膜的部分比布置在互连的上方的另一部分厚。

公开(公告)号：CN109087851A

公开(公告)日：2018-12-25

申请号：CN201810607992.2

申请日：2018-06-13

Applicant: 瑞萨电子株式会社

Inventor： 中山知士 ,  宇佐美达矢

IPC: H01L21/265

CPC classification number: H01L21/02164 ,  H01L21/02274 ,  H01L21/2652 ,  H01L21/266 ,  H01L21/32139 ,  H01L21/823814 ,  H01L29/66477 ,  H01L21/265

Abstract: 本公开涉及制造半导体器件的方法，以提高半导体器件的可靠性。抗蚀剂图案形成在半导体衬底之上。然后，在半导体衬底之上，以覆盖抗蚀剂图案的这种方式形成保护膜。然后，通过用保护膜覆盖抗蚀剂图案，杂质被离子注入到半导体衬底中。此后，通过湿蚀刻去除保护膜，然后去除抗蚀剂图案。