Abstract:
본 발명은 적층 세라믹 전자 부품에 관한 것으로서, 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체의 내부에 형성되며, 기공을 포함하는 내부 전극; 및 상기 세라믹 본체의 양측 단부에 형성된 제1 및 제2 외부전극;을 포함하며, 상기 세라믹 본체의 길이 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 te 및 상기 기공의 두께를 tp라 하면 0.41≤tp/te≤0.86을 만족하는 적층 세라믹 전자 부품을 특징으로 한다.
Abstract:
The present invention relates to a multilayer ceramic electronic component and a method of manufacturing the same, the multilayer ceramic electronic component comprising: a ceramic body including dielectric layers; a plurality of internal electrodes facing each other with the dielectric layer interposed therebetween; and external electrodes electrically connected to the plurality of internal electrode. When a thickness of the internal electrode is denoted by te, 0.1 ��≤ te ≤ 0.5 ��is satisfied; and when, in a cross-section of the ceramic body taken in length and thickness directions (L-T), which is cut through a central portion of the ceramic body in a width (W) direction of the ceramic body, a distance, in the length direction, of a central portion of an internal electrode grain closest to a disconnected portion of the internal electrode is denoted by Tc, and a distance, in the length direction, of the internal electrode grain at a point equal to 25% of a thickness threof above or below the central portion thereof is denoted by T1, 0.7 ≤ T1/Tc ≤ 1.3 is satisfied.
Abstract:
PURPOSE: A laminated ceramic electronic component and a manufacturing method thereof are provided to improve breakdown voltage characteristics by increasing adhesive strength between a dielectric layer and an internal electrode. CONSTITUTION: A ceramic main body(10) includes a dielectric layer(1). First and second internal electrode layers(21,22) are arranged to face each other with the dielectric layer placed in the middle. The arrangement is formed inside of the ceramic main body. The average thickness of the dielectric layer is defined as td. The average thickness of the internal electrode layer is defined as te.
Abstract:
PURPOSE: A conductive paste composition is provided to obstruct the coherence among particles by an organic silica coating layer coated near a metal powder particles, thereby having excellent dispersity, and effectively retraining contraction of metal powder at sintering. CONSTITUTION: A conductive paste composition for internal electrode comprises metal powder in which organic silica compound formed by polymerization of an organic silane compound with the structure of R_nSi(OR')_(4-n). In here, R is selected from C20 or below alkyl and aryl groups, R' is one of C4 or below alkyl groups, and n is 1 or 2. The metal powder is one or more selected from a group consisting of silver, lead, platinum, nickel, and copper.
Abstract:
고용량 적층 세라믹 콘덴서 제조에 사용되는 표면조도 및 분산성이 우수한 내부전극용 금속 페이스트 제조방법에 관한 것이다. 금속 파우더 100중량부당, 분산제 0-1.5중량부, 에틸 셀룰로스 수지 3-7중량부 및 터피네올 용매 30-70중량부를 카타네리 예비혼합 한 후, 고점도 분산하는 단계; 세라믹 공재(共材), 분산제, 및 터피네올 용매를 예비혼합하고, 예비혼합물에 에틸 셀룰로스 수지 바인더를 첨가하여 저점도 분산하며, 이때 세라믹 공재, 분산제, 에틸셀룰로스 수지 및 터피네올 용매는 세라믹 공재(共材) 100중량부당 분산제 0-1.5중량부, 에틸셀룰로스 수지 1-5중량부, 터피네올 용매 30-150중량부가 되도록 저점도 분산하는 단계; 금속분산물과 세라믹 공재 분산물을 금속 파우더 100중량부당 세라믹 공재 10-30중량부가 되도록 혼합 및 분산하는 단계; 점도조절 및 진공 탈포하는 단계; 및 카트리지 필터링하는 단계를 포함하는 내부전극용 금속 페이스트 제조방법이 제공된다. 상기 방법으로 제조된 금속 페이스트는 분산성이 개선되며, 이에 따라, 개선된 표면조도, 건조막 밀도 및 소성 수축율을 나타낸다. 금속 파우더, 공재, 고분산, 금속 페이스트, 내부전극
Abstract:
고용량 적층 세라믹 콘덴서 제조에 사용되는 표면조도 및 분산성이 우수한 내부전극용 금속 페이스트 제조방법에 관한 것이다. 금속 파우더 100중량부당, 분산제 0-1.5중량부, 에틸 셀룰로스 수지 3-7중량부 및 터피네올 용매 30-70중량부를 카타네리 예비혼합 한 후, 고점도 분산하는 단계; 세라믹 공재, 분산제, 및 터피네올 용매를 예비혼합하고, 예비혼합물에 에틸셀루로스 수지 바인더를 첨가하여 저점도 분산하며, 이때 세라믹 공재, 분산제, 에틸셀룰로스 수지 및 터피네올 용매는 세라믹 공재 100중량부당 분산제 0-1.5중량부, 에틸셀룰로스 수지 1-5중량부, 터피네올 용매 30-150중량부가 되도록 저점도 분산하는 단계; 금속분산물과 세라믹 공재 분산물을 금속 파우더 100중량부당 세라믹 공재 10-30중량부가 되도록 혼합 및 분산하는 단계; 점도조절 및 진공 탈포하는 단계; 및 카트리지 필터링하는 단계를 포함하는 내부전극용 금속 페이스트 제조방법이 제공된다. 상기 방법으로 제조된 금속 페이스트는 분산성이 개선되며, 이에 따라, 개선된 표면조도, 건조막 밀도 및 소성 수축율을 나타낸다.
Abstract:
본 발명은 적층 세라믹 전자 부품에 관한 것으로서, 유전체층을 포함하는 세라믹 본체; 및 상기 세라믹 본체의 내부에 형성된 내부 전극;을 포함하고, 상기 세라믹 본체의 폭 방향 및 두께 방향이 형성하는 단면에 있어서, 상기 내부 전극의 두께를 Te라 하면, 0.1㎛≤Te≤0.5㎛을 만족하고, 상기 유전체층은 유전체 그레인으로 구성되어 있으며, 상기 유전체 그레인의 평균 입경을 Dd라 하면, 85 nm ≤ Dd ≤ 256 nm를 만족하는 적층 세라믹 전자 부품을 특징으로 한다.