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公开(公告)号：KR100699590B1
公开(公告)日：2007-03-23
申请号：KR1020050033023
申请日：2005-04-21
Applicant: 삼성전기주식회사
Abstract: 본 발명은 상하 및 좌우 외부전극 형성 방법 및 그 방법에 의해 제조된 전자부품에 관한 것으로, 전자부품의 외부전극을 프린팅(printing) 방식 또는 롤(roll) 방식에 의해 상하 및 좌우에 형성하되 일방향과 타방향에서 도포되는 도전성 물질의 두께를 각각 조절하여 외부전극의 두께를 조절함으로써, 외부전극이 성냥개비모양으로 뭉치는 전극뭉침현상과 전극의 하단부에서 생기는 버어(bur) 현상이 발생되는 것을 방지할 수 있는 효과가 있다.
이를 구현하기 위한 본 발명에 의한 상하 및 좌우 외부전극 형성 방법은, 내부에 적어도 2개 이상의 내부 전극이 일측면 및 타측면에 각각 노출되도록 배치된 복수개의 전자부품을 제공하는 단계; 상기 복수개의 전자부품을 지그에 정렬 및 고정하는 단계; 상기 전자부품을 스크린 프린팅(screen printing) 방식을 사용하여 일측면과 타측면의 소정의 깊이까지 패이스트(paste)를 1차로 도포하는 단계; 상기 1차로 도포된 전자부품을 소정의 온도에서 건조 및 발포하는 단계; 상기 발포된 전자부품을 다른 지그에 반대편으로 정렬 및 고정하는 단계; 상기 전자부품의 타측면과 일측면에 1차로 도포하고 남은 깊이까지 패이스트(paste)를 2차로 도포하는 단계; 및 상기 2차로 도포된 전자부품을 소정의 온도에서 건조 및 발포하는 단계;를 포함하는 것을 특징으로 한다.
적층형 세라믹 캐패시터(MLCC), 외부전극, 상하, 좌우, 버어(bur)-
公开(公告)号：KR100691146B1
公开(公告)日：2007-03-09
申请号：KR1020040112412
申请日：2004-12-24
Applicant: 삼성전기주식회사
IPC: H05K1/18
Abstract: 본 발명은 적층형 캐패시터 및 이를 내장한 인쇄회로기판에 관한 것으로서, 복수개의 유전체층이 적층되어 형성되며, 상기 복수개의 유전체층의 적층방향을 따라 형성된, 대향하는 제1 및 제2면을 상면과 하면으로 제공하는 캐패시터 본체와, 적어도 상기 캐패시터 본체의 상하면으로부터 이격되도록 상기 복수개의 유전체층 상에 각각 형성되며, 일 유전체층을 사이에 두고 대향하도록 복수개의 유전체층 상에 교대로 배치된 적어도 한 쌍의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면에 각각 형성된 제1 및 제2 외부전극과, 상기 제1 외부전극에 연결되도록 상기 제1 내부전극으로부터 연장된 복수개의 제1 리드와, 상기 제2 외부전극에 연결되도록 상기 제2 내부전극으로부터 연장된 복수개의 제2 리드를 포함하는 적층형 캐패시터를 제공한다. 또한, 본 발명은 이러한 적층형 캐패시터가 내장된 인쇄회로기판을 제공한다.
적층형 캐패시터(multi-layered chip capacitor), 박형 캐패시터(thin type capacitor), 등가직렬인덕턴스(ESL), 등가직렬저항(ESR)-
公开(公告)号：KR100674841B1
公开(公告)日：2007-01-26
申请号：KR1020050016874
申请日：2005-02-28
Applicant: 삼성전기주식회사
Abstract: 외부 전극을 통해 흐르는 전류로 인한 ESL을 저감시킬 수 있고 기계적 강도를 확보할 수 있는 적층형 칩 커패시터를 제공한다. 본 발명에 따른 적층형 칩 커패시터는, 상부 더미층 및 하부 더미층과; 상기 상부 및 하부 더미층 사이에 개재된 복수의 내부 전극과; 상기 내부 전극에 연결된 외부 전극을 포함하되, 상기 하부 더미층의 두께는 상기 상부 더미층의 두께보다 더 작다. 상기 상부 더미층의 두께에 대한 상기 하부 더미층의 두께의 비는 0보다 크고 0.8 이하이다.
적층형 칩 커패시터, 등가직렬 인덕턴스Abstract translation: 提供了一种能够减小由于电流流过外部电极并确保机械强度而导致的ESL的多层片状电容器。 根据本发明的层叠芯片电容器包括：上虚设层和下虚设层; 夹在上部和下部虚拟层之间的多个内部电极; 以及连接到内电极的外电极，其中下虚设层的厚度小于上虚设层的厚度。 下虚设层的厚度与上虚设层的厚度之比大于0且小于或等于0.8。
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公开(公告)号：KR1020060084770A
公开(公告)日：2006-07-25
申请号：KR1020050016874
申请日：2005-02-28
Applicant: 삼성전기주식회사
Abstract: 외부 전극을 통해 흐르는 전류로 인한 ESL을 저감시킬 수 있고 기계적 강도를 확보할 수 있는 적층형 칩 커패시터를 제공한다. 본 발명에 따른 적층형 칩 커패시터는, 상부 더미층 및 하부 더미층과; 상기 상부 및 하부 더미층 사이에 개재된 복수의 내부 전극과; 상기 내부 전극에 연결된 외부 전극을 포함하되, 상기 하부 더미층의 두께는 상기 상부 더미층의 두께보다 더 작다.
적층형 칩 커패시터, 등가직렬 인덕턴스-
公开(公告)号：KR1020060062543A
公开(公告)日：2006-06-12
申请号：KR1020040101411
申请日：2004-12-03
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 보다 저감된 등가직렬 인덕턴스를 갖는 적층형 칩 커패시터를 개시한다. 본 발명에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 복수의 유전체층 상에 각각 형성되며, 각각 적어도 하나의 변에 적어도 하나의 관통홀을 갖는 복수의 제1 내부 전극 및 제2 내부 전극과; 리드부와, 비아 접촉부를 갖는 최하부 전극층과; 상기 관통홀의 내주면과 접촉하지 않도록 상기 관통홀을 통과하여 수직으로 연장되고, 각각은 상기 제1 및 제2 내부 전극 중 어느 일방에만 연결되고, 상기 비아 접촉부와 접하는 복수의 도전성 비아와; 상기 커패시터 본체의 외측면에 형성되어 상기 최하부 전극층의 리드부를 통해 상기 도전성 비아와 연결된 복수의 외부 단자 전극을 포함하고, 상기 제1 내부 전극에 연결된 도전성 비아는 제1 극성의 외부 단자 전극과 연결되고, 상기 제2 내부 전극에 연결된 도전성 비아는 제2 극성의 외부 단자 전극과 연결된다.
적층형 칩 커패시터, 등가직렬 인덕턴스Abstract translation: 公开了具有进一步减小的等效串联电感的多层片式电容器。 根据本发明的多层片状电容器包括：电容器主体，其通过堆叠多个介电层而形成; 多个第一内部电极和第二内部电极，分别形成在所述多个电介质层上，并且每个电极的至少一侧上具有至少一个通孔; 具有引线部分和通孔接触部分的最下面的电极层; 以便不与通孔的内周面通过，并且每个通孔接触垂直延伸的第一和唯一的第二连接内部电极中的任一个，并经由接触部分接触的多个导电通孔的与所述; 它形成在电容器主体的经由连接的导电的外表面到所述第一内部电极上，以及多个经由通过底部电极的引线连接到导电外部端子电极的与第一极性的外部端子电极连接的 并且连接到第二内部电极的导电通孔连接到第二极性的外部端子电极。
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Patent Agency Ranking
公开(公告)号：KR1020060043285A
公开(公告)日：2006-05-15
申请号：KR1020050016872
申请日：2005-02-28
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 사이즈와 공정수를 증가시키지 않으면서, 고용량, 저 ESL을 구현하면서 ESR 조정이 가능한 적층형 세라믹 캐패시터에 관한 것으로서, 상기 적층형 세라믹 캐패시터는 다수의 세라믹시트를 적층하여 형성되는 세라믹 블록; 상기 세라믹 블록의 서로 마주보는 외측면상에 형성되며 각각 + 또는 - 단자로 설정되는 다수의 외부전극; 상기 세라믹 블록 내부에 상하로 인접하며 서로 다른 방향의 전류가 흐르는 하나 이상의 제1,2 내부전극; 및, 상기 제1내부전극과 제2내부전극에 각각 일체로 형성되며 + 혹은 - 단자로 설정된 외부전극에 연결되는 복수의 인출패턴을 포함한다.
적층형 세라믹 캐패시터, ESL, ESR, 전극패턴, 세라믹 시트, 인출패턴,Abstract translation: 本发明在不增加尺寸和工艺中，大容量数，涉及的多层陶瓷电容器的ESR而可调实现低ESL，多层陶瓷电容器是通过层叠多个陶瓷片的形成的陶瓷块; 多个外部电极，分别形成在陶瓷块的彼此相对的外表面上并设置为+或 - 端子; 在陶瓷块中彼此垂直相邻的至少一个第一和第二内部电极，电流以不同的方向流过该第一和第二内部电极; 并且多个提取图案分别与第一和第二内部电极一体形成，并连接到形成为+或 - 端子的外部电极。
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公开(公告)号：KR1020060022841A
公开(公告)日：2006-03-13
申请号：KR1020040071615
申请日：2004-09-08
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 칩 캐패시터에 관한 것으로서, 복수의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수의 유전체층 상에 각각 형성되며, 각각 상기 유전체층의 일측단으로 향해 연장된 적어도 하나의 리드를 갖는 적어도 한쌍의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 외부면에 형성되어 상기 리드를 통해 상기 내부전극에 각각 연결된 복수의 외부단자를 포함하며, 상기 제1 및 제2 내부전극 각각의 내부에는 상기 제1 및 제2 내부전극 사이에서 기생 인덕턴스 상쇄량이 증가되도록 전류흐름을 분기하는 적어도 하나의 오픈영역이 상기 리드 또는 상기 리드가 형성된 변에 인접하여 형성됨을 특징으로 하는 적층형 칩 캐패시터를 제공한다.
적층형 칩 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)Abstract translation: 本发明涉及一种多层片状电容器，并形成层叠的多个电介质电容器素体的，它是分别形成在多个电介质层，至少一对中的每个具有至少一个引线朝电介质层的一个端部延伸 以及多个外部端子，其形成在电容器本体的外表面上并且分别通过引线连接到内部电极，其中第一和第二内部电极中的每一个设置有第一电极 并且，为了使第一内部电极和第二内部电极之间的寄生电感偏移量增加，在形成引线或引线的一侧附近形成用于分流电流的至少一个开放区域。
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公开(公告)号：KR100691145B1
公开(公告)日：2007-03-09
申请号：KR1020040107086
申请日：2004-12-16
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 보다 저감된 등가직렬 인덕턴스를 갖는 적층형 칩 커패시터를 개시한다. 본 발명에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 복수의 유전체층 상에 형성되며, 각각 상기 유전체층의 측단으로 연장된 적어도 하나의 리드부를 갖는 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체의 외부면에 형성되어 상기 리드부를 통해 상기 내부 전극에 연결된 복수의 외부 단자를 포함하며, 상기 제1 내부 전극의 리드부는 상기 제2 내부 전극의 리드부와 인접하여 교대로 배치되고, 상기 제1 내부 전극의 리드부 또는 상기 제2 내부 전극의 리드부 중 적어도 하나의 리드부의 단부는 상기 유전체층의 인접한 2개 이상의 변에 걸쳐서 연속하여 연장되고, 상기 외부 단자 중 적어도 하나의 외부 단자는 상기 커패시터 본체의 인접한 3개 이상의 측면 상에 걸쳐 일체로 연장되어, 상기 인접한 2개 이상의 변에 걸쳐 연속하여 연장된 리드부의 단부와 접하되 그 단부의 전체 길이에 걸쳐 접해 있다.
적층형 칩 커패시터, 등가직렬 인덕턴스Abstract translation: 公开了具有进一步减小的等效串联电感的多层片式电容器。 根据本发明的多层片状电容器包括：电容器主体，其通过堆叠多个介电层而形成; 形成在多个电介质层，则各电介质层的第一内部电极和多个具有在侧端延伸的至少一个引线部的第2内部电极的; 所述主体的所述外表面上形成所述电容器包括多个穿过所述引线连接到内部电极的外部端子，所述第一内部电极部分的第一引线交替且相邻布置到第二内部电极的引出部， 第一内部电极的引线部分和第二内部电极的引线部分中的至少一个在电介质层的相邻的两个或更多个侧面上连续地延伸， 它延伸一体地在电容器本体的至少三个相邻的侧面，但在与所读出的端部在所述至少两个相邻的侧面连续地延伸的接触是在超过它们的端部的整个长度上接触。
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公开(公告)号：KR100674840B1
公开(公告)日：2007-01-26
申请号：KR1020050016872
申请日：2005-02-28
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 사이즈와 공정수를 증가시키지 않으면서, 고용량, 저 ESL을 구현하면서 ESR 조정이 가능한 적층형 세라믹 캐패시터에 관한 것으로서, 상기 적층형 세라믹 캐패시터는 다수의 세라믹시트를 적층하여 형성되는 세라믹 블록; 상기 세라믹 블록의 서로 마주보는 외측면상에 형성되며 각각 + 또는 - 단자로 설정되는 다수의 외부전극; 상기 세라믹 블록 내부에 상하로 인접하며 서로 다른 방향의 전류가 흐르는 하나 이상의 제1,2 내부전극; 및, 상기 제1내부전극과 제2내부전극에 각각 일체로 형성되며 + 혹은 - 단자로 설정된 외부전극에 연결되는 복수의 인출패턴을 포함한다.
적층형 세라믹 캐패시터, ESL, ESR, 전극패턴, 세라믹 시트, 인출패턴,-
公开(公告)号：KR1020060008204A
公开(公告)日：2006-01-26
申请号：KR1020040087200
申请日：2004-10-29
Applicant: 삼성전기주식회사
Abstract: 본 발명은 사이즈 또는 공정수를 증가하지 않고도, 고용량이면서 기생인덕턴스를 최소화시켜 고주파 회로의 디커플링용으로 사용되기에 적합한 적층형 세라믹 캐패시터에 관한 것으로서, 상기 적층형 세라믹 캐패시터는 다수의 세라믹시트를 적층하여 형성되는 세라믹 블록; 상기 세라믹 블록의 서로 마주보는 외측면상에 형성되며 각각 + 또는 - 단자로 설정되는 다수의 외부전극; 상기 세라믹 블록 내부에 상하로 인접하며 서로 다른 방향의 전류가 흐르는 하나 이상의 제1,2 내부전극; 및, 상기 제1내부전극에 각각 일체로 형성되며 + 혹은 - 단자로 설정된 외부전극에 연결되는 복수의 인출패턴을 포함한다.
적층형 세라믹 캐패시터, 기생 인덕턴스, 전극패턴, 세라믹 시트, 인출패턴,
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