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公开(公告)号：KR101514509B1
公开(公告)日：2015-04-22
申请号：KR1020130020383
申请日：2013-02-26
Applicant: 삼성전기주식회사
Abstract: 본 발명은 다층 세라믹 소자에 관한 것으로, 본 발명의 실시예에 따른 다층 세라믹 소자는 복수의 유전체 시트들이 적층된 구조를 갖고 서로 이격된 측면들과 측면들을 연결하는 둘레면을 갖는 소자 몸체, 유전체 시트들에 형성된 내부 전극들, 측면을 덮는 전면부와 전면부로부터 연장되어 둘레면의 일부를 덮는 밴드부를 갖는 외부 전극, 그리고 내부 전극과 둘레면 사이에서 서로 면 대향 되도록 배치된 복수의 금속 패턴들로 이루어진 보강 패턴을 포함하되, 금속 패턴들의 간격은 내부 전극들이 형성된 유전체 시트의 두께에 비해 작을 수 있다.
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公开(公告)号：KR1020150031908A
公开(公告)日：2015-03-25
申请号：KR1020130111707
申请日：2013-09-17
Applicant: 삼성전기주식회사
Abstract: 본 발명의 일 실시형태는 복수의 유전체층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 상기 제1 및 제2 단면을 통해 번갈아 노출되도록 배치된 복수의 제1 내부전극 및 제2 내부 전극; 상기 제1 내부전극 및 제2 내부전극과 각각 전기적으로 연결된 제1 및 제2 전극층; 상기 제1 및 제2 전극층과 상기 세라믹 본체의 상기 제1 및 제2 전극층에 인접한 영역에 형성된 전도성 수지층; 및 상기 전도성 수지층이 형성된 세라믹 본체의 외부면과 상기 전도성 수지층 사이에 존재하는 코팅층; 을 포함하는 적층 세라믹 커패시터를 제공할 수 있다.
Abstract translation: 本发明的一个实施例提供一种多层陶瓷电容器，其包括：陶瓷体，其包括多个电介质层，多个第一内部电极和第二内部电极，所述第一内部电极和第二内部电极被布置为交替地通过第一部分暴露， 通过在陶瓷体中插入电介质层，分别与第一内部电极和第二内部电极电连接的第一电极层和第二电极层，形成在第一和第二内部电极附近的区域上的导电树脂层 陶瓷体的第二电极层和第一和第二电极层，以及在导电性树脂层与陶瓷体的外表面之间形成有导电性树脂层的被覆层。
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Patent Agency Ranking
公开(公告)号：KR1020140120674A
公开(公告)日：2014-10-14
申请号：KR1020130036820
申请日：2013-04-04
Applicant: 삼성전기주식회사
Abstract: 본 발명은 외부 환경 변화에 의한 기판의 휨 발생 시 기판과 전자부품 사이의 크랙 발생을 최소화시킬 수 있도록 한 세라믹 전자부품에 관한 것이다.
본 발명은, 세라믹 소체; 상기 세라믹 소체의 양 측면을 감싸며 구성된 제 1 및 제 2 외부전극; 그리고 상기 제 1 및 제 2 외부전극 사이에 배치되며, 상기 세라믹 소체를 감싸도록 구성된 지지부; 를 포함할 수 있다.Abstract translation: 本发明涉及一种陶瓷电子部件，其能够在由于外部环境的变化使基板弯曲时使电子部件与基板之间的裂缝最小化。 本发明包括陶瓷元件，围绕陶瓷元件两侧的第一和第二外部电极以及设置在第一和第二外部电极之间并围绕陶瓷元件的支撑单元。
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公开(公告)号：KR1020130052875A
公开(公告)日：2013-05-23
申请号：KR1020110118192
申请日：2011-11-14
Applicant: 삼성전기주식회사
CPC classification number: H01G4/232 , H01C1/148 , H01F17/0013 , H01G4/012 , H01G4/30 , H01L41/0472 , H01L41/293
Abstract: PURPOSE: A laminated ceramic electronic component and a manufacturing method thereof are provided to prevent the inflow of plating solutions by controlling a lead width ratio of an internal electrode. CONSTITUTION: A plurality of dielectric layers are laminated on a ceramic body(10). A first internal electrode(21) and a second internal electrode(22) include a first lead part and a second lead part, respectively. The first lead part and the second lead part are formed on at least one side of the plurality of dielectric layers. A first external electrode(31) and a second external electrode(32) are formed on one side of the ceramic body. The first and second external electrodes are electrically connected to the first and second internal electrodes, respectively.
Abstract translation: 目的：提供层压陶瓷电子部件及其制造方法，以通过控制内部电极的引线宽度比来防止电镀液的流入。 构成：在陶瓷体（10）上层叠多个电介质层。 第一内部电极（21）和第二内部电极（22）分别包括第一引线部分和第二引线部分。 第一引线部分和第二引线部分形成在多个电介质层的至少一个侧面上。 第一外部电极（31）和第二外部电极（32）形成在陶瓷体的一侧。 第一和第二外部电极分别电连接到第一和第二内部电极。
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公开(公告)号：KR101018254B1
公开(公告)日：2011-03-03
申请号：KR1020090101318
申请日：2009-10-23
Applicant: 삼성전기주식회사
Abstract: 본 발명의 적층형 칩 커패시터는, 복수의 유전체층의 적층에 의해 형성되며, 실장면인 하면을 갖는 커패시터 본체와; 상기 커패시터 본체 내에서, 유전체층을 사이에 두고 서로 대향하도록 배치되고, 각각 상기 하면으로 인출된 단 1개의 리드를 갖는 복수의 내부 전극과; 상기 하면에 형성되어 상기 리드를 통해 해당 내부 전극과 연결된 3 이상의 외부 전극을 포함하되, 상기 내부 전극은 상기 하면에 수직으로 배치되고, 적층방향으로 인접한 서로 다른 극성의 내부 전극의 리드는 항상 수평 방향으로 서로 인접하도록 배치된다.
적층형 칩 캐패시터, ESL, ESR-
公开(公告)号：KR100961134B1
公开(公告)日：2010-06-09
申请号：KR1020080056543
申请日：2008-06-16
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명의 일 양태에 따른 적층형 칩 커패시터는, 적층 방향을 따라 배열된 제1 커패시터부와 제2 커패시터부를 포함하는 커패시터 본체; 및 상기 커패시터 본체의 측면들 상에 형성된 제1 내지 제4 외부 전극을 포함하고, 상기 제1 커패시터부는, 상기 본체 내부에서 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되고 상기 제1 및 제2 외부 전극에 각각 연결된 서로 다른 극성의 제1 및 제2 내부 전극을 갖는다. 상기 제2 커패시터부는, 상기 본체 내부에서 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되고 상기 제3 및 제4 외부 전극에 각각 연결된 서로 다른 극성의 제3 및 제4 내부 전극을 갖는다. 상기 제1 커패시터부와 제2 커패시터부는 적층형 칩 커패시터 내에서 전기적으로 서로 분리되어 있다. 상기 제1 커패시터부는 제1 주파수 영역에서 동작하고, 상기 제2 커패시터부는 상기 제1 주파수 영역보다 더 낮은 제2 주파수 영역에서 동작하며, 상기 제1 커패시터부의 내부 전극들의 총 적층수는 상기 제2 커패시터부의 내부 전극들의 총 적층수보다 작을 수 있다.
적층형 칩 커패시터, 디커플링 커패시터, 마더보드-
公开(公告)号：KR100925623B1
公开(公告)日：2009-11-06
申请号：KR1020070088544
申请日：2007-08-31
Applicant: 삼성전기주식회사
IPC: H01G4/30
CPC classification number: H01G4/232 , H01G4/012 , H01G4/30 , H01G4/385 , H05K1/0231 , H05K1/113 , H05K2201/09309 , H05K2201/09772 , H05K2201/0979 , H05K2201/10015 , H05K2201/10636 , Y02P70/611
Abstract: 본 발명의 일 양태에 따른 적층형 칩 커패시터는, 적층 방향을 따라 배열된 제1 및 제2 커패시터부를 갖는 커패시터 본체와, 상기 본체 외면에 형성된 복수의 외부 전극을 포함한다. 상기 제1 커패시터부는, 상기 본체 내부에서 교대로 배치되는 적어도 한 쌍의 제1 및 제2 내부 전극을 포함하고, 상기 제2 커패시터부는, 상기 본체 내부에서 교대로 배치되는 복수의 제3 및 제4 내부 전극을 포함하며, 상기 제1 내지 제4 내부 전극은 제1 내지 제4 외부 전극에 연결된다. 상기 제1 커패시터부의 ESL은 상기 제2 커패시터부의 ESL보다 작고, 제1 커패시터부의 ESR은 상기 제2 커패시터부의 ESR보다 크다.
적층형 칩 커패시터, 등가직렬 저항
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