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公开(公告)号：KR100674842B1
公开(公告)日：2007-01-26
申请号：KR1020050018702
申请日：2005-03-07
Applicant: 삼성전기주식회사
CPC classification number: H01G2/06 , H01G4/232 , H01G4/30 , H01L2924/0002 , H05K1/0231 , H05K1/185 , H05K2201/10643 , H01L2924/00
Abstract: 기계적 파손이 적은 기판 내장용 적층형 칩 커패시터와 이를 구비하는 인쇄회로 기판을 제공한다. 본 발명에 따른 기판 내장용 적층형 칩 커패시터는, 복수의 유전체층을 적층하여 형성된 커패시터 본체와; 상기 커패시터 본체 내에 형성되어, 상기 유전체층들에 의해 분리된 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체 내에 수직으로 연장되어, 상기 제1 내부 전극에 연결된 제1 비아 및 상기 제2 내부 전극에 연결된 제2 비아를 포함한다. 상기 제1 및 제2 비아가 인쇄회로 기판의 배선과 연결될 수 있도록, 상기 제1 비아는 상기 커패시터본체의 상면으로 인출되고, 상기 제2 비아는 상기 커패시터 본체의 바닥면으로 인출된다.
적층형 칩 커패시터, 인쇄회로 기판-
公开(公告)号：KR100674823B1
公开(公告)日：2007-01-26
申请号：KR1020040102609
申请日：2004-12-07
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터 어레이의 배선접속구조에 관한 것으로서, 적어도 2개의 전원공급라인과 접지라인이 구비된 모기판; 및, 상기 모기판에 실장되며, 마이크로 프로세싱 유닛(MPU)칩이 구비된 배선기판과 상기 배선기판 하부에 장착된 적층형 캐패시터 어레이를 포함하는 적층형 캐패시터 어레이 패키지를 포함하며, 상기 전원공급라인 및 접지라인 중 적어도 하나가 적층형 캐패시터 어레이의 도전성 비아홀을 통해 MPU칩의 단자에 연결되는 적층형 캐패시터 어레이의 배선접속구조를 제공한다.
적층형 캐패시터 어레이(Multi-Layered Chip Capacitor Array), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor), 마이크로 프로세싱 유닛(MPU)-
公开(公告)号：KR100568310B1
公开(公告)日：2006-04-05
申请号：KR1020040071615
申请日：2004-09-08
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 칩 캐패시터에 관한 것으로서, 복수의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수의 유전체층 상에 각각 형성되며, 각각 상기 유전체층의 일측단으로 향해 연장된 적어도 하나의 리드를 갖는 적어도 한쌍의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 외부면에 형성되어 상기 리드를 통해 상기 내부전극에 각각 연결된 복수의 외부단자를 포함하며, 상기 제1 및 제2 내부전극 각각의 내부에는 상기 제1 및 제2 내부전극 사이에서 기생 인덕턴스 상쇄량이 증가되도록 전류흐름을 분기하는 적어도 하나의 오픈영역이 상기 리드 또는 상기 리드가 형성된 변에 인접하여 형성됨을 특징으로 하는 적층형 칩 캐패시터를 제공한다.
적층형 칩 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)-
公开(公告)号：KR1020050089493A
公开(公告)日：2005-09-08
申请号：KR1020040014946
申请日：2004-03-05
Applicant: 삼성전기주식회사
IPC: H01G4/005
Abstract: 절연파괴 방지기능을 갖는 적층형 세라믹 캐패시터(multi-layer ceramic capacitor,MLCC)를 제공한다.
상기 적측형 세라믹 캐패시터는, 적어도 둘 이상의 유전체층;과, 상기 유전체층에 인쇄되어 소정의 회로를 형성하는 다수의 내부전극; 및, 상기 내부전극과 전기적으로 연결되도록 외측에 제공되는 외부전극을 포함하고, 상기 내부전극은 전하집중에 의한 절연파괴를 방지토록 엣지부가 만곡되어 인쇄된 것을 특징으로 한다.
이와 같은 본 발명에 의하면, 유전체층에 인쇄되는 내부전극(어레이 패턴)의 엣지부분을 만곡되게 형성시킴으로서, 내부전극 엣지부분에서 발생되는 전하집중에 의한 유전체층 절연파괴를 방지시키어 캐패시터의 제품 품질을 가일층 향상시키도록 하는 보다 개선된 효과를 얻는다.-
公开(公告)号：KR100714608B1
公开(公告)日：2007-05-07
申请号：KR1020040101411
申请日：2004-12-03
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명의 적층형 칩 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체; 상기 복수의 유전체층 상에 각각 형성되고, 각각 적어도 하나의 변에 적어도 하나의 관통홀을 갖는 복수의 제1 및 제2 내부 전극; 상기 관통홀의 내주면과 접촉하지 않도록 상기 관통홀을 통과하여 수직으로 연장된, 제1 및 제2 도전성 비아; 상기 커패시터 본체의 측면에 형성된, 제1 극성의 제1 외부 단자 전극 및 제2 극성의 제2 외부 단자 전극; 상기 커패시터 본체 내부의 유전체층 상의 동일 평면에 형성되고, 각각 유전체층의 측단을 향해 연장된 리드부와, 비아 접촉부를 갖는 제1 및 제2 최하부 전극층을 포함하고, 각각의 내부 전극의 엣지 전체는 상기 커패시터 본체의 내측에 위치하고, 상기 제1 도전성 비아는 제1 내부 전극에 연결되고, 제2 도전성 비아는 제2 내부 전극에 연결되고, 제1 도전성 비아는 제1 최하부 전극층의 비아 접촉부와 접하여, 제1 최하부 전극층의 리드부를 통해 제1 극성의 제1 외부 전극과 연결되고, 제2 도전성 비아는 제2 최하부 전극층의 비아 접촉부와 접하여, 제2 최하부 전극층의 리드부를 통해 제2 극성의 제2 외부 전극과 연결된다.
적층형 칩 커패시터, 등가직렬 인덕턴스-
Patent Agency Ranking
公开(公告)号：KR100674830B1
公开(公告)日：2007-01-25
申请号：KR1020040089314
申请日：2004-11-04
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터에 관한 것으로서, 복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에 각각 형성되며, 일 유전체층을 사이에 두고 대향하도록 교대로 배치된 배치된 복수쌍의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한면에 형성된 적어도 하나의 제1 외부단자과 복수개의 제2 외부단자와, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 외부단자와 상기 제2 외부단자에 각각 연결된 적어도 하나의 제1 도전성 비아홀과 복수개의 제2 도전성 비아홀을 포함하며, 상기 적어도 하나의 제1 도전성 비아홀은 상기 제1 내부전극에 접속되고, 상기 제2 내부전극과는 전기적으로 절연되며, 상기 복수개의 제2 도전성 비아홀은 적어도 하나의 제2 도전성 비아홀을 포함한 k개(k≥2)의 그룹으로 구분되고, 상기 제2 내부전극은 적어도 하나의 제2 내부전극을 포함한 k개의 그룹으로 구분되며, 상기 각 그룹의 제2 도전성 비아홀은 상기 각 그룹의 제2 내부전극에 접속되고 다른 그룹의 제2 내부전극 및 상기 제1 내부전극과는 전기적으로 절연되는 것을 특징으로 하는 적층형 캐패시터 어레이를 제공한다.
적층형 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)-
公开(公告)号：KR1020070002654A
公开(公告)日：2007-01-05
申请号：KR1020050058271
申请日：2005-06-30
Applicant: 삼성전기주식회사
Abstract: A laminate type chip capacitor is provided to efficiently control a fast change of a voltage and stabilize a power circuit by implementing a low equivalent series inductance and adjusts an equivalent series resistance to a proper value. A laminate type chip capacitor includes a capacitor main body(101), first and second inner electrodes, and a plurality of outer electrodes(106,107). A plurality of dielectric layers are stacked and formed as the capacitor main body(101). The first and second inner electrodes have at least two reed units which are separated by the dielectric layers in the capacitor main body(101) and extended to a side plane of the capacitor main body(101). The plurality of outer electrodes(106,107) are formed on an outer plane of the capacitor main body(101) and are connected to the first and second inner electrodes through the reed unit. A polarity of the first inner electrode is reverse to a polarity of the second inner electrode. The reed unit of the first inner electrode is arranged alternatively with the reed unit of the second inner electrode. The outer electrodes(106,107) include a resistance layer formed on the outer plane of the capacitor main body(101) to be connected to the inner electrodes.
Abstract translation: 提供层叠型片式电容器，以通过实现低等效串联电感来有效地控制电压的快速变化并稳定电源电路，并将等效的串联电阻调整到适当的值。 层叠型片状电容器包括电容器主体（101），第一和第二内部电极以及多个外部电极（106,107）。 叠层并形成多个电介质层作为电容器主体（101）。 第一和第二内部电极具有至少两个由电容器主体（101）中的电介质层分离并延伸到电容器主体（101）的侧面的簧片单元。 多个外电极（106,107）形成在电容器主体（101）的外平面上，并且通过簧片单元连接到第一和第二内电极。 第一内部电极的极性与第二内部电极的极性相反。 第一内部电极的簧片单元与第二内部电极的簧片单元交替布置。 外电极（106,107）包括形成在电容器主体（101）的外平面上以与内电极连接的电阻层。
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公开(公告)号：KR100593930B1
公开(公告)日：2006-06-30
申请号：KR1020050010701
申请日：2005-02-04
Applicant: 삼성전기주식회사
Abstract: 두께 편차를 줄일 수 있고, 기계적 응력에 의한 크랙 발생을 억제할 수 있으며, 기판 내의 실장 공간을 최소화시킬 수 있는 내장용 적층형 세라믹 커패시터가 제공된다. 본 발명에 따른 적층형 세라믹 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 커패시터 본체 내에서 상기 복수의 유전체층 상에 형성되며, 각각 상기 커패시터 본체의 상면 및 하면으로 연장된 리드부를 갖고, 실장면에 수직으로 배치된 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체의 상면 또는 하면 상에 각각 형성되어 상기 리드부를 통해 상기 내부 전극에 각각 연결된 복수의 외부 전극을 포함하며, 상기 커패시터 본체의 측면에는 외부 전극이 형성되어 있지 않고, 상기 외부 전극은 상기 커패시터 본체의 폭보다 작은 폭을 갖는다.
적층형 세라믹 커패시터, 임베디드 커패시터Abstract translation: 提供了一种内置的多层陶瓷电容器，其能够减小厚度偏差，抑制由机械应力引起的裂纹的发生，并且使基板中的安装空间最小化。 根据本发明的多层陶瓷电容器包括：通过堆叠多个介电层形成的电容器主体; 多个第一内部电极和第二内部电极，形成在电容器本体中的多个介电层上，第一内部电极和第二内部电极中的每一个具有分别延伸到电容器本体的上表面和下表面的引线部分; 以及多个外部电极，其分别形成在电容器主体的上表面或下表面上并通过引线部分与内部电极连接，其中外部电极不形成在电容器主体的侧表面上， 并且宽度小于主体的宽度。
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公开(公告)号：KR1020060068404A
公开(公告)日：2006-06-21
申请号：KR1020040107086
申请日：2004-12-16
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 보다 저감된 등가직렬 인덕턴스를 갖는 적층형 칩 커패시터를 개시한다. 본 발명에 따른 적층형 칩 커패시터는, 복수의 유전체층이 적층되어 형성된 커패시터 본체와; 상기 복수의 유전체층 상에 형성되며, 각각 상기 유전체층의 측단으로 연장된 적어도 하나의 리드부를 갖는 복수의 제1 내부 전극 및 제2 내부 전극과; 상기 커패시터 본체의 외부면에 형성되어 상기 리드부를 통해 상기 내부 전극에 연결된 복수의 외부 단자를 포함하며, 상기 제1 내부 전극의 리드부는 상기 제2 내부 전극의 리드부와 인접하여 교대로 배치되고, 상기 제1 내부 전극과 상기 제2 내부 전극 중 적어도 하나는 상기 유전체층의 인접한 2개 이상의 변을 향해 일체로 연장된 리드부를 가진다.
적층형 칩 커패시터, 등가직렬 인덕턴스Abstract translation: 公开了具有进一步减小的等效串联电感的多层片式电容器。 根据本发明的多层片状电容器包括：电容器主体，其通过堆叠多个介电层而形成; 形成在多个电介质层，则各电介质层的第一内部电极和多个具有在侧端延伸的至少一个引线部的第2内部电极的; 所述主体的所述外表面上形成所述电容器包括多个穿过所述引线连接到内部电极的外部端子，所述第一内部电极部分的第一引线交替且相邻布置到第二内部电极的引出部， 第一内部电极和第二内部电极中的至少一个具有朝向电介质层的两个或更多个相邻侧整体地延伸的引线部分。
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公开(公告)号：KR1020060063436A
公开(公告)日：2006-06-12
申请号：KR1020040102611
申请日：2004-12-07
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명은 적층형 캐패시터 및 적층형 캐패시터 어레이에 관한 것으로서, 복수개의 유전체층이 적층되어 형성된 캐패시터 본체와, 상기 복수개의 유전체층 상에 각각 형성된 복수개의 제1 및 제2 내부전극과, 상기 캐패시터 본체의 상면 및 하면 중 적어도 한 면에 형성된 적어도 하나의 제1 및 제2 외부단자와, 상기 캐패시터 본체의 적층방향으로 형성되어 상기 제1 및 제2 외부단자에 각각 연결된 적어도 하나의 제1 및 제2 도전성 비아홀을 포함하며, 상기 복수개의 유전체층 각각에 적어도 하나의 제1 및 제2 내부전극이 서로 분리되도록 형성되며, 상기 제1 및 제2 내부전극은 일 유전체층을 사이에 두고 서로 중첩되도록 배치되고, 상기 제1 및 제2 내부전극은 각각 다른 유전체층 상에 형성된 제1 및 제2 내부전극과 중첩되는 위치에 적어도 하나의 인출부를 가지며, 상기 적어도 하나의 제1 도전성 비아홀은, 상기 제2 내부전극과는 전기적으로 절연되면서, 상기 제1 내부전극의 인출부를 통해 형성되며, 상기 적어도 하나의 제2 도전성 비아홀은, 상기 제1 내부전극과는 전기적으로 절연되면서, 상기 제2 내부전극의 인출부를 통해 형성된 것을 특징으로 하는 적층형 캐패시터를 제공한다. 또한, 본 발명은 상기한 캐패시터구조를 복수개로 포함한 적층형 캐패시터 어레이를 제공한다.
적층형 캐패시터(Multi-Layered Chip Capacitor), 등가직렬인덕턴스(ESL), 디커플링 캐패시터(decoupling capacitor)Abstract translation: 本发明的电容器主体的上表面和下表面，以及多个第一和第二内部电极，其中所述电容器主体被分别形成在所述多个电介质层，由多个介电层的形成层叠涉及的层叠电容器以及层叠电容器阵列 包括至少第一和第二外部端子中的至少一个中的至少一个的第一和第二导电通路形成在所述电容器主体的层叠方向被分别连接到形成在一侧的第一和第二外部端子孔 并且被形成为使得至少一个第一和彼此多个介电层的分离的第二内部电极，分别地，所述第一和第二内部电极设置在一个电介质层彼此重叠，在第一和之间夹 第二内部电极分别连接到形成在不同介电层上的第一和第二内部电极， 其中，所述至少一个第一导电过孔通过所述第一内部电极的引线部分形成，同时与所述第二内部电极电绝缘， 其中第一内部电极与内部电极电绝缘并且通过第二内部电极的引线部分形成。 本发明还提供了一种包括如上所述的多个电容器结构的叠层电容器阵列。
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