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公开(公告)号：KR100992286B1
公开(公告)日：2010-11-05
申请号：KR1020080099742
申请日：2008-10-10
Applicant: 삼성전기주식회사
IPC: H01G4/30
CPC classification number: H01G4/30 , H01G4/232 , H01G4/385 , H01L2224/16227 , H01L2924/15311
Abstract: 본 발명은 적층형 칩 커패시터에 관한 것으로서, 본 발명의 일 실시 형태는 복수의 유전체층이 적층된 적층 구조를 갖고, 내부에 제1 및 제2 커패시터부가 구비된 커패시터 본체; 및 상기 커패시터 본체의 외부 면에 형성된 제1 내지 제4 외부전극;을 포함하며, 상기 제1 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제1 및 제2 외부전극과 연결되고 서로 다른 극성을 갖는 제1 및 제2 내부전극을 구비하되, 각각 1쌍의 상기 제1 및 제2 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 복수의 커패시터로 구분되고, 상기 제2 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제3 및 제4 외부전극과 연결되고 각각 상기 제1 및 제2 내부전극과 동일한 극성을 갖는 제3 및 제4 내부전극을 구비하되, 각각 1쌍의 상기 제3 및 제4 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 하나 이상의 커패시터로 구분되며, 상기 제1 및 제2 내부전극은 각각 상기 제1 및 제2 외부전극과의 연결을 위한 리드를 구비하되, 상기 제1 커패시터부를 구성하는 복수의 커패시터 중 적어도 2개의 커패시터는 이에 포함된 내부전극의 리드의 폭이 서로 다르며, 상기 제1 및 제2 커패시터부에 포함된 커패시터 중 적어도 3개의 커패시터는 서로 정전용량이 다르거나 공진주파수가 다른 것을 특징으로 하는 적층형 칩 커패시터를 제공한다.
적층형 칩 커패시터, MLCC, 디커플링, 정전용량, 공진 주파수, 리드-
公开(公告)号：KR100983121B1
公开(公告)日：2010-09-17
申请号：KR1020080077428
申请日：2008-08-07
Applicant: 삼성전기주식회사
Abstract: 본 발명은 적층형 칩 커패시터에 관한 것으로서, 본 발명의 일 실시 형태는 복수의 유전체층이 적층된 적층 구조를 갖고, 서로 정전용량이 상이한 제1 및 제2 커패시터가 구비된 커패시터 본체 및 상기 커패시터 본체의 외부 면에 형성된 제1 내지 제4 외부전극을 포함하며, 상기 제1 커패시터는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제1 및 제2 외부전극과 연결된 적어도 1쌍의 제1 및 제2 내부전극을 구비하고, 상기 제2 커패시터는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제3 및 제4 외부전극과 연결되고 각각 상기 제1 및 제2 내부전극과 동일한 극성을 갖는 적어도 1쌍의 제3 및 제4 내부전극을 구비하되, 상기 커패시터 본체 내의 일 영역에는 상기 제1 내지 제4 내부전극이 순차적으로 반복 적층된 구조를 갖는 교대적층부가 형성되고, 상기 커패시터 본체 내의 타 영역에는 1쌍의 상기 제1 및 제2 내부전극 또는 1쌍의 상기 제3 및 제4 내부전극 중 적어도 하나가 반복 적층된 구조를 갖는 용량조절부가 형성되고, 상기 교대적층부는 상기 커패시터 본체의 하부에 배치되며, 상기 용량조절부는 상기 교대적층부의 상부에 배치된 것을 특징으로 하는 적층형 칩 커패시터를 제공한다.
적층형 칩 커패시터, MLCC, 디커플링, 감결합, 공진 주파수Abstract translation: 本发明涉及一种多层片状电容器，一个实施例是堆叠的层压结构的电容器素体和具有多个介电层的电容器主体的外侧，所述一起电容是从本发明的第一和第二电容器的不同 它包括：第一至形成的表面，其中，所述第一电容器包括至少一对分别夹在中间的电介质层彼此面对，并连接到第一和第二外部电极的第一和第二内部电极上第四外部电极， 所提供的，并且其中，所述第二电容器被彼此相对并连接到外部电极和至少一对，每一个都具有相同的极性与第一和第二内部电极，分别在第三和第四3电介质层之间夹 和包括在第四电极交替层叠部分，具有这样的结构的工作区域中的电容器素体，其中，第一至第四内电极反复顺序地堆叠 形成，并在加入其它区域容量调整所述第一和第二内部电极的所述第三和第四内部电极中的至少一个和所述一对具有重复在电容器素体的叠层结构的第一对形成，其中 交替堆叠部分被设置在所述电容器主体的底部，容量控制单元提供的多层片状电容器，其特征在于设置在所述交替层叠部的上方。
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公开(公告)号：KR101018181B1
公开(公告)日：2011-02-28
申请号：KR1020100074668
申请日：2010-08-02
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: 본 발명의 일 실시예에 따른 적층형 칩 커패시터는 복수의 유전체층이 적층된 적층 구조를 갖고, 내부에 제1 및 제2 커패시터부가 구비된 커패시터 본체; 및 상기 커패시터 본체의 외부 면에 형성된 제1 내지 제4 외부전극;을 포함하며, 상기 제1 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제1 및 제2 외부전극과 연결되고 서로 다른 극성을 갖는 제1 및 제2 내부전극을 구비하되, 각각 1쌍의 상기 제1 및 제2 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 복수의 커패시터로 구분되고, 상기 제2 커패시터부는 상기 유전체층을 사이에 두고 서로 대향하며 각각 상기 제3 및 제4 외부전극과 연결되고 각각 상기 제1 및 제2 내부전극과 동일한 극성을 갖는 제3 및 제4 내부전극을 구비하되, 각각 1쌍의 상기 제3 및 제4 내부전극이 1회 이상 적층되어 소정의 정전용량을 갖는 하나 이상의 커패시터로 구분되며, 상기 제1 및 제2 내부전극은 각각 상기 제1 및 제2 외부전극과의 연결을 위한 리드를 구비하되, 상기 제1 커패시터부를 구성하는 복수의 커패시터 중 적어도 2개의 커패시터는 이에 포함된 내부전극의 리드의 폭이 서로 다르며, 상기 제1 및 제2 커패시터부에 포함된 커패시터 중 적어도 3개의 커패시터는 서로 정전용량이 다르거나 공진주파수가 다른 것을 특징으로 할 수 있다.
Abstract translation: 根据本发明的一个实施例的叠层片式电容器包括具有堆叠结构的电容器主体，在该堆叠结构中，多个电介质层被堆叠并且具有内部的第一电容器部分和第二电容器部分; 以及第一至形成于外表面上第四外部电极，所述电容器主体;其中，彼此相对，并且分别连接到不同的极性的第一和第二外部电极介电层之间的，第一电容器部 其中，第一和第二内部电极中的每一个被分成多个电容器，每个电容器具有预定电容，第一和第二内部电极被堆叠一次或多次， 以及第三和第四内部电极，它们之间具有介电层而彼此相对并分别连接到第三和第四外部电极并具有与第一和第二内部电极相同的极性， 第三和第四内部电极被层叠一次或多次并被分成具有预定电容的一个或多个电容器，并且第一和第二内部电极分别连接到第一和第二外部电极 其中构成第一电容器部分的多个电容器中的至少两个电容器具有包括在其中的内部电极的引线的不同宽度，并且包括在第一和第二电容器部分中的至少三个电容器 电容器的特征可以在于它们具有不同的电容或不同的谐振频率。
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公开(公告)号：KR1020100100722A
公开(公告)日：2010-09-15
申请号：KR1020100074668
申请日：2010-08-02
Applicant: 삼성전기주식회사
IPC: H01G4/30
Abstract: PURPOSE: A laminated chip capacitor is provided to remarkably reduce the number of decoupling capacitor used for high MPU(Micro Processor Unit) by reducing PDN(Power Distribution Network) impedance below the target impedance in a frequency area of hundreds kHz. CONSTITUTION: A capacitor main body(110) has a laminating structure in which a plurality of dielectric layers is laminated. The capacitor main body comprises first and second capacitor units. First through fourth external electrodes(131-134) are formed on the external surface of the capacitor main body.
Abstract translation: 目的：通过在几百kHz的频率范围内将PDN（配电网络）阻抗降低到目标阻抗以下，可以大大减少用于高级MPU（微处理器单元）的去耦电容数量。 构成：电容器主体（110）具有叠层多层电介质层的层叠结构。 电容器主体包括第一和第二电容器单元。 第一至第四外部电极（131-134）形成在电容器主体的外表面上。
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Patent Agency Ranking
公开(公告)号：KR1020100068056A
公开(公告)日：2010-06-22
申请号：KR1020080126728
申请日：2008-12-12
Applicant: 삼성전기주식회사
CPC classification number: H05K1/0231 , H01G2/065 , H01G4/35 , H05K2201/09318 , H05K2201/09481 , H05K2201/10636 , H05K2201/10969 , Y02P70/611
Abstract: PURPOSE: A circuit board device and an integrated circuit device are provided to improve the rated current property of the circuit board device by contacting an internal electrode with an external electrode on a wide area in order to reduce the resistance of the internal electrode. CONSTITUTION: A circuit board(30) comprises first and second power lines(31, 32) and a ground terminal(33). A dielectric layer is stacked to form a capacitor main body(110). First and second internal electrodes(121, 122) are perpendicularly arranged on the lower side of the capacitor main body. First and second outer electrodes(131, 132) are electrically connected to the internal electrode. A third outer electrode(133) is connected to a second polarity internal electrode. The ground terminal is connected to the third outer electrode.
Abstract translation: 目的：提供电路板装置和集成电路装置，以通过使内部电极与广泛的外部电极接触来提高电路板装置的额定电流特性，以便降低内部电极的电阻。 构成：电路板（30）包括第一和第二电力线（31,32）和接地端子（33）。 电介质层被层叠以形成电容器主体（110）。 第一和第二内部电极（121,122）垂直地布置在电容器主体的下侧。 第一和第二外部电极（131,132）电连接到内部电极。 第三外部电极（133）连接到第二极性内部电极。 接地端子连接到第三外部电极。
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公开(公告)号：KR1020100040562A
公开(公告)日：2010-04-20
申请号：KR1020080099742
申请日：2008-10-10
Applicant: 삼성전기주식회사
IPC: H01G4/30
CPC classification number: H01G4/30 , H01G4/232 , H01G4/385 , H01L2224/16227 , H01L2924/15311
Abstract: PURPOSE: A multilayer chip capacitor is provided to remarkably reduce the number of decoupling capacitors by reducing a PDN(Power Distribution Network) impedance in a wide frequency domain to the level which is less than a target impedance. CONSTITUTION: A capacitor main body(110) is made of a plurality of dielectric layers. A first and a second capacitor part are formed inside the capacitor main body. A first and a fourth outer electrode(131~134) are formed in the outer surface of the capacitor main body. The first capacitor part has a first and a second inner electrode. The first and the second inner electrode are respectively connected to the first and the second outer electrode. The second capacitor part has the third and fourth inner electrode. The third and fourth inner electrodes are respectively connected to the third and fourth outer electrode.
Abstract translation: 目的：提供一种多层片式电容器，通过将宽频域中的PDN（配电网络）阻抗降低到小于目标阻抗的电平，显着减少去耦电容器的数量。 构成：电容器主体（110）由多个电介质层制成。 第一和第二电容器部分形成在电容器主体的内部。 第一和第四外电极（131〜134）形成在电容器主体的外表面。 第一电容器部分具有第一和第二内部电极。 第一和第二内部电极分别连接到第一和第二外部电极。 第二电容器部分具有第三和第四内部电极。 第三和第四内部电极分别连接到第三和第四外部电极。
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公开(公告)号：KR1020100019109A
公开(公告)日：2010-02-18
申请号：KR1020080077972
申请日：2008-08-08
Applicant: 삼성전기주식회사
CPC classification number: H05K1/111 , H05K1/0231 , H05K3/3442 , H05K2201/09381 , H05K2201/10636 , Y02P70/611
Abstract: PURPOSE: An electrode pad for mounting an electronic component and a mount structure of the electronic component are provided to control the shape size of an external electrode by increasing the width for the external electrode of the electronic component. CONSTITUTION: An electrode pad for mounting an electronic component on the surface of a circuit board includes four electrode parts(302,303,304,305). A first and a second electrode parts are opposed each other. A third and a forth electrode parts are opposed each other. The third and the forth electrode parts are arranged next to the first and the second electrode parts in order to form corners for the electrode pad. At least one electrode part of the first to the forth electrode part includes a chamfer side. The chamfer side is formed by cutting the edge of the corners.
Abstract translation: 目的：提供用于安装电子部件的电极焊盘和电子部件的安装结构，以通过增加电子部件的外部电极的宽度来控制外部电极的形状尺寸。 构成：用于将电子部件安装在电路板的表面上的电极焊盘包括四个电极部分（302,303,304,305）。 第一和第二电极部分彼此相对。 第三和第四电极部分彼此相对。 第三和第四电极部件被布置在第一和第二电极部分的旁边，以便形成用于电极焊盘的角部。 第一至第四电极部分的至少一个电极部分包括倒角侧。 倒角侧通过切割拐角的边缘而形成。
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公开(公告)号：KR1020150042075A
公开(公告)日：2015-04-20
申请号：KR1020130120827
申请日：2013-10-10
Applicant: 삼성전기주식회사
CPC classification number: H01L41/1876 , C01G53/006 , C01P2002/34 , C01P2002/50 , C01P2002/72 , C01P2006/36 , C01P2006/40 , C04B35/493 , C04B2235/3251 , C04B2235/3267 , C04B2235/3279 , C04B2235/3281 , C04B2235/3284 , C04B2235/3296 , C04B2235/768 , C04B2235/77 , C04B2235/81
Abstract: 본발명은저온소결용압전재료에관한것으로, 보다구체적으로 (Pb (Zr,Ti)O)-(Pb(Ni,Nb)O) (이하, PZT-PNN이라함)의조성식을가지는저온소결용압전재료에관한것이다. 본발명에따르면, 950 ℃이하의저온소결에도불구하고종래압전재료보다우수한압전특성을나타내는 PZT-PNN계압전재료를제공할수 있다. 이에따라, 전극의제조에 Pd 또는 Pt보다상대적으로저가인저온전극재료를다량으로사용할수 있게함으로써제조단가의절감이가능하며, 유리전이온도의개선을통해작업및 동작온도의신뢰성을향상시킬수 있다.
Abstract translation: 本发明涉及用于低温烧结的压电材料，更具体地说，涉及由组成式（Pb（Zr，Ti）O_3） - （Pb（Ni，Nb）O_3）（Pb（Ni，Nb）O_3） 以下称为PZT-PNN）。 根据本发明，尽管低温烧结为950℃以下，但是可以提供与现有的压电材料相比具有优异的压电性能的PZT-PNN基压电材料。 因此，可以使用比Pd或Pt相对便宜的大量低温电极材料来形成电极，从而通过提高玻璃化转变温度降低生产成本，提高工作的可靠性和操作温度 。
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公开(公告)号：KR101025999B1
公开(公告)日：2011-03-30
申请号：KR1020080126728
申请日：2008-12-12
Applicant: 삼성전기주식회사
CPC classification number: H05K1/0231 , H01G2/065 , H01G4/35 , H05K2201/09318 , H05K2201/09481 , H05K2201/10636 , H05K2201/10969 , Y02P70/611
Abstract: 본 발명은 회로기판 장치 및 집적회로 장치에 관한 것으로서, 본 발명의 일 측면은 실장 영역과, 제1 및 제2 전원 라인과 접지 단자를 구비하는 회로기판 및 상기 회로 기판의 실장 영역에 실장되며, 커패시터 본체와, 상기 커패시터 본체 내에서 유전체층을 사이에 두고 서로 대향하도록 교대로 배치되되 상기 커패시터 본체 하면에 수직으로 배치되고 상기 커패시터 본체 하면으로 인출되며 서로 다른 극성을 갖는 복수의 제1 극성 및 제2 극성 내부 전극과, 상기 제1 극성 내부 전극과 전기적으로 연결된 제1 및 제2 외부전극과, 상기 제2 극성 내부 전극과 연결된 제3 외부전극을 구비하는 수직 적층형 칩 커패시터를 포함하며, 상기 제1 및 제2 전원 라인은 상기 실장 영역 상에 서로 이격 배치되되 각각 상기 제1 및 제2 외부전극과 접속되어 상기 수직 적층� � 칩 커패시터에 의해서만 서로 전기적으로 연결되고, 상기 접지 단자는 상기 제1 및 제2 전원 라인 사이에 배치되어 상기 제3 외부전극과 접속되며, 상기 제1 극성 내부 전극은 상기 제1 외부전극 및 제2 외부전극에서 전류가 서로 반대 방향으로 입력되는 것을 특징으로 하는 회로기판 장치를 제공한다.
적층형 칩 커패시터, MLCC, 노이즈, 바이패스, bypass, 집적회로
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