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公开(公告)号：KR100481857B1
公开(公告)日：2005-04-11
申请号：KR1020020048045
申请日：2002-08-14
Applicant: 삼성전자주식회사
IPC: G11C16/08
CPC classification number: G11C8/10 , G11C8/12 , G11C16/08 , G11C2216/22
Abstract: 레이아웃 면적을 줄이고 뱅크 마다 독립적인 동작을 수행할 수 있는 디코더를 갖는 플레쉬 메모리 장치가 개시된다. 본 발명의 플레쉬 메모리 장치는 다수개의 뱅크들과 글로벌 디코더들, 그리고 로컬 디코더들을 포함한다. 글로벌 디코더들은 복수개의 메모리 셀들이 배열되는 뱅크들의 로우 배열 방향으로 나누어진 매트릭스 블락들 마다에 위치하고, 독출 어드레스 신호들과 기입 어드레스 신호들에 각각 응답하여 글로벌 독출 신호와 글로벌 기입 신호를 발생한다. 로컬 디코더는 매트릭스 블락들 내 섹터들 마다에 위치하고, 독출 섹터 선택 신호에 응답하여 글로벌 독출 신호를, 그리고 기입 섹터 선택 신호에 응답하여 글로벌 기입 신호를 워드라인 인에이블 신호로 전달하고, 워드라인 인에이블 신호에 응답하여 워드라인 구동 신호를 워드라인으로 전달한다. 따라서, 본 발명의 플레쉬 메모리 장치에 의하면, 하나의 매트릭스 블락마다 하나의 글로벌 디코더를 두어 레이아웃 면적을 줄인다. 그리고 글로벌 독출 신호 및 글로벌 기입 신호와 섹터 독출 신호 및 섹터 기입 신호에 응답하여 선택되는 섹터의 워드라인을 인에이블시키기 때문에 선택된 섹터가 속하는 각 뱅크 마다 독립적으로 독출 동작과 기입 동작이 이루어진다.
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公开(公告)号：KR1020040015901A
公开(公告)日：2004-02-21
申请号：KR1020020048045
申请日：2002-08-14
Applicant: 삼성전자주식회사
IPC: G11C16/08
CPC classification number: G11C8/10 , G11C8/12 , G11C16/08 , G11C2216/22
Abstract: PURPOSE: A flash memory device having a decoder is provided to reduce a layout area and to perform an independent operation per bank. CONSTITUTION: A number of banks(BANK0,BANK1,...,BANKn) have a plurality of memory cells arranged in rows and columns. Global decoders(GDEC) generate a global read signal and a global write signal in response to read address signals and write address signals respectively, at every matrix block divided in a row direction of the banks. And a local decoder(LDEC) transfers the global read signal in response to a read sector selection signal and the global write signal in response to a write sector selection signal to a word line enable signal, and transfers a word line driving signal to a word line in response to the word line enable signal.
Abstract translation: 目的：提供具有解码器的闪速存储器件，以减少布局面积并对每个银行执行独立操作。 规定：许多银行（BANK0，BANK1，...，BANKn）有多行以行和列排列的存储单元。 全局解码器（GDEC）响应于读取地址信号和写入地址信号分别在沿行的行方向划分的每个矩阵块处产生全局读取信号和全局写入信号。 并且本地解码器（LDEC）响应于读取扇区选择信号和全局写入信号而响应于写入扇区选择信号而传送全局读取信号到字线使能信号，并将字线驱动信号传送到字 响应于字线使能信号。
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公开(公告)号：KR100297721B1
公开(公告)日：2001-08-07
申请号：KR1019980045734
申请日：1998-10-29
Applicant: 삼성전자주식회사
IPC: H03K19/00
Abstract: 본 발명은 반도체 장치간 신호 송수신을 위한 송신 회로 및 수신 회로에 관한 것으로서, 다른 반도체 장치로 신호를 전송하는 반도체 장치의 송신 회로에 있어서, 입력되는 제1 데이터와 제2 데이터를 비교하여 제1 전송 신호를 발생하고 상기 제1 전송 신호를 상기 반도체 장치의 외부로 출력하는 제1 드라이버; 및 상기 제1 전송 신호와 제3 데이터를 비교하여 제2 전송 신호를 발생하고 상기 제2 전송 신호를 상기 반도체 장치의 외부로 출력하는 제2 드라이버를 구비함으로써 반도체 장치의 데이터 송수신시 데이터의 손실이 방지된다.
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公开(公告)号：KR100238866B1
公开(公告)日：2000-01-15
申请号：KR1019960044851
申请日：1996-10-09
Applicant: 삼성전자주식회사
Inventor： 남가표
IPC: G11C11/407
Abstract: 번인테스트 동작에서도 사용가능한 어레이 전원전압 발생기를 제공하기 위해, 비트라인과 워드라인의 교차지점에 매트릭스 형태로 배열된 다수개의 메모리 셀과, 상기 다수개의 메모리 셀을 선택하여 데이타를 억세스하기 위한 수단을 구비한 반도체 메모리 장치는, 출력전압을 두가지의 레벨로 설정하여 정상 모드에서는 낮은 레벨로써 상기 워드라인 및 상기 메모리 셀의 전압단을 제어하고 스트레스 모드에서는 높은 레벨로써 상기 워드라인의 레벨을 제어하는 어레이 전원전압 발생기를 구비한다.
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Patent Agency Ranking
公开(公告)号：KR1019980045803A
公开(公告)日：1998-09-15
申请号：KR1019960064014
申请日：1996-12-10
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 본 발명은 반도체 메모리 장치의 회로에 관한 것으로서, 특히 메모리 셀의 어레이에 공급되는 내부 전원 전압 발생기의 동작 특성을 제어하여 칩 내부의 노이즈를 감소시키는 내부 전원 전압 발생기 회로에 관한 것이다.
본 발명에 따른 내부 전원 전압 발생기 회로는 내부 전원 전압과 소정의 기준 전압을 비교하는 비교기와, 상기 비교기의 출력에 응답하여 일정한 전압을 발생하는 바이어스부와, 상기 바이어스부의 전원단과 외부 전원 전압을 연결하는 저항과, 상기 바이어스부의 출력단과 상기 외부 전원 전압과 접지 전압 중 선택된 어느 하나 사이에 형성되는 캐퍼시터와, 상기 바이어스부의 출력단의 전압을 조절하는 프리차아지부, 및 상기 바이어스부의 출력단의 전압 레벨에 응답하여 상기 내부 전원 전압을 구동하는 드라이버를 구비하는 것을 특징으로 하여, 내부 전원 저압 발생기 회로 동작시 드라이버를 서서히 작동시킴으로써, 외부 전원 전압 VCC과 접지 전압 VSS의 노이즈를 감소시키고, 안정적인 내부 전원 전압을 공급하여 칩 내의 타회로의 오동작을 방지 할 수 있다.-
公开(公告)号：KR1019980026625A
公开(公告)日：1998-07-15
申请号：KR1019960045132
申请日：1996-10-10
Applicant: 삼성전자주식회사
Inventor： 남가표
IPC: G11C11/407 , G11C5/06
Abstract: 본 발명은 패드로 부터 입력되는 신호를 감지하여 특정모드로의 초기화를 위한 제어신호를 제공하기 위한 모드설정회로에 관한 것으로, 칩의 신뢰성을 높이기 위하여, 패드를 통해 입력되는 입력신호를 감지하여 미리 설정된 모드로 진입하기 위한 제어신호를 출력하는 모드설정회로를 상기 입력신호에 응답하여 그에 상응하는 상기 제어신호를 출력하는 드라이버부와; 상기 패드에 접속되며, 내부신호에 응답하여 상기 입력신호의 소정양을 방전시키기 위한 제1디스차아지 트랜지스터와; 상기 드라이버부에 접속되며, 제1레벨의 상기 입력신호에 응답하여 상기 입력신호를 방전시키기 위한 제2디스차아지 트랜지스터로 구성하였다.
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公开(公告)号：KR1019960025700A
公开(公告)日：1996-07-20
申请号：KR1019940034352
申请日：1994-12-15
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야
다이내믹 랜덤 억세스 메모리 장치.
2. 발명이 해결하려고 하는 기술적 과제
입출력라인을 고유하는 메모리어레이블럭간을 효과적을 분리함.
3. 발명의 해결 방법의 요지.
다수의 메모리어레이블럭들을 구비하며, 메모리어레이블럭들이 입출력라인을 공유하는 다이내믹 랜덤 억세스 메모리장치에서 분리게이트어레이의 동작을 제어할 시, 메모리어레이블럭활성화신호의 입력을 분석하여 분리게이트어레이의 구동전원을 제어한다. 먼저 인접 메모리어레이블럭활성화신호 입력시 전원전압을 승압하여 인접 메모리어레이블럭의 분리게이트어레이로 공급하여 상기 인접 메모리어레이블럭들과 상기 입출력라인을 연결한다. 두번째로 자기 메모리어레이블럭활성화신호 입력시 분리전압을 접지레벨의 전압으로 스위칭시켜 인접 메모리어레이블럭의 분리게이트어레이로 공급되는 전압을차단하여 인접 메모리어레이블럭들과 입출력라인을 분리한다. 세번째로 임의 메모리어레이블럭활성화신호 입력시 인접 메모리어레이블럭의 분리게이트어레이로 전원전압을 공급하여 인접 메모리어레이블럭들과 입출력라인을 대기상태로 만든다.
4. 발명의 중요한 용도
메모리어레이블럭들이 입출력라인을 공유하는 반도체 메모리장치에서 분리게이트들의 동작 전압을 선택된 시점에서 승압시켜 공급함으로서 전력소모를 감축하는 동시에 비트라인 상의 신호를 정확하게 감지증폭기로 전달할 수 있음.-
公开(公告)号：KR100240870B1
公开(公告)日：2000-01-15
申请号：KR1019970008830
申请日：1997-03-15
Applicant: 삼성전자주식회사
Inventor： 남가표
IPC: G11C11/34
Abstract: 본 발명은 어레이의 열들을 선택하기 위한 열 선택 회로를 갖는 동기형 반도체 메모리 장치에 관한 것으로서, 메모리 셀 어레이와; 상기 어레이는 블럭들로 분할되고, 상기 블럭들 각각은 행들과 열들의 매트릭스로 배열되는 복수 개의 셀들을 구비하며; 상기 각 블럭들의 상기 열들을 선택하기 위한 복수 개의 열 선택 라인들과; 상기 외부 클럭 신호에 동기된 내부 클럭 신호를 발생하는 타이밍 레지스터와; 상기 블럭들을 선택하기 위한 블럭 선택 신호들을 발생하는 제 1 디코더와; 상기 블럭 선택 신호들 중 하나가 활성화될 때, 상기 블럭 선택 신호에 대응되는 열 선택 라인을 활성화시키는 제 2 디코더로 이루어져 있다.
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公开(公告)号：KR1019990051398A
公开(公告)日：1999-07-05
申请号：KR1019970070715
申请日：1997-12-19
Applicant: 삼성전자주식회사
IPC: G11C11/34
Abstract: 본 발명은 반도체 메모리 장치에 관한 것으로서, 다수개의 메모리 셀 어레이들, 상기 메모리 셀 어레이들에 연결된 다수개의 비트라인들, 상기 비트라인들에 연결된 다수개의 칼럼 선택 라인 드라이버들, 상기 비트라인들을 디세이블시키기 위한 칼럼 선택 라인 디세이블 신호를 발생하는 칼럼 선택 라인 디세이블 신호 발생기, 및 상기 칼럼 선택 라인 디세이블 신호와 디코딩된 칼럼 어드레스 신호를 입력하여 상기 칼럼 선택 라인 드라이버들을 제어하며 상기 메모리 셀 어레이들 사이에 존재하는 컨졍선 영역에 위치하는 칼럼 선택 라인 디세이블 제어 로직들을 구비함으로써 반도체 메모리 장치의 크기가 감소된다.
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