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公开(公告)号：KR1020000027735A
公开(公告)日：2000-05-15
申请号：KR1019980045734
申请日：1998-10-29
Applicant: 삼성전자주식회사
IPC: H03K19/00
CPC classification number: H04L25/028 , H04L25/0272 , H04L25/0276
Abstract: PURPOSE: An interface for transmitting signals between semiconductor apparatuses is provided to prevent data loss between semiconductor apparatuses, and to reduce transmission lines. CONSTITUTION: An interface comprises a dummy transmission line, a 1st driver, a 1St transmission line, a 1st receiver, plural drivers, plural transmission lines and plural receivers. The dummy transmission line transmits a 1st data from one edge to the other edge. The 1st driver generates a 1st signal as a result of comparison between the 1st data and a 2nd data. The 1st transmission line transmits the 1st signal from the 1st driver. The 1st receiver recovers the 1st data according to result of comparison between the 1st signal from the 1st transmission line and 1st data from the dummy transmission line. The plural drivers generate n-th(n = 2, 3,...) signals according to result of comparison between (n-1)-th signals and n-th data. The plural transmission lines transmit the n-th signals from the plural drivers. The plural receivers recover the n-th data according to result of comparison between the (n-1)-th signals and n-th signals.
Abstract translation: 目的：提供一种用于在半导体设备之间传输信号的接口，以防止半导体设备之间的数据丢失，并减少传输线路。 构成：接口包括虚拟传输线，第一驱动器，1St传输线，第一接收器，多个驱动器，多个传输线和多个接收器。 虚拟传输线将第一数据从一个边缘发送到另一个边缘。 作为第一数据和第二数据之间的比较的结果，第一驱动器产生第一信号。 第一传输线从第一驱动器发送第一信号。 第一个接收机根据来自第一个传输线的第一个信号和来自虚拟传输线的第一个数据之间的比较结果来恢复第一个数据。 根据第（n-1）个信号和第n个数据之间的比较结果，多个驱动器产生第n（n = 2,3，...）信号。 多个传输线从多个驱动器发送第n个信号。 多个接收机根据第（n-1）个信号和第n个信号之间的比较结果来恢复第n个数据。
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公开(公告)号：KR100224669B1
公开(公告)日：1999-10-15
申请号：KR1019960064014
申请日：1996-12-10
Applicant: 삼성전자주식회사
IPC: G11C5/14
CPC classification number: G05F1/465
Abstract: 본 발명은 반도체 메모리 장치의 회로에 관한 것으로서, 특히 메모리 셀의 어레이에 공급되는 내부 전원 전압 발생기의 동작 특성을 제어하여 칩 내부의 노이즈를 감소시키는 내부 전원 전압 발생기 회로에 관한 것이다.
본 발명에 따른 내부 전원 전압 발생기 회로는 내부 전원 전압과 소정의 기준 전압을 비교하는 비교기와, 상기 비교기의 출력에 응답하여 일정한 전압을 발생하는 바이어스부와, 상기 바이어스부의 전원단과 외부 전원 전압을 연결하는 저항과, 상기 바이어스부의 출력단과 상기 외부 전원 전압과 접지 전압 중 선택된 어느 하나 사이에 형성되는 캐퍼시터와, 상기 바이어스부의 출력단의 전압을 조절하는 프리차아지부, 및 상기 바이어스부의 출력단의 전압 레벨에 응답하여 상기 내부 전원 전압을 구동하는 드라이버를 구비하는 것을 특징으로 하여, 내부 전원 저압 발생기 회로 동작시 드라이버를 서서히 작동시킴으로써, 외부 전원 전압 VCC과 접지 전압 VSS의 노이즈를 감소시키고, 안정적인 내부 전원 전압을 공급하여 칩 내의 타회로의 오동작을 방지 할 수 있다.-
公开(公告)号：KR100474734B1
公开(公告)日：2005-07-01
申请号：KR1019970036686
申请日：1997-07-31
Applicant: 삼성전자주식회사
IPC: G11C11/413
Abstract: 외부클럭에 위상동기된 내부클럭을 지연동기 회로에서 얻지 못한 경우에도 모드 레지스터 세트를 이용함이 없이 출력클럭을 생성하는 것이 가능한 클럭 발생회로가 개시된다. 동기형 반도체 메모리 장치에 적합한 상기 클럭 발생회로는, 인가되는 외부클럭을 제1클럭으로서 변환출력하는 클럭버퍼와, 상기 제1클럭을 수신하여 상기 외부클럭에 위상 동기된 내부클럭 출력 시 위상일치 유무신호를 생성하는 지연 동기회로와, 상기 지연 동기회로의 최종단에서 얻어진 위상일치 유무신호가 위상불일치를 가리키는 경우에 이에 응답하여 상기 제1클럭을 출력클럭으로서 스위칭 제공하는 스위칭부를 포함함을 특징으로 한다.
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公开(公告)号：KR1019990013102A
公开(公告)日：1999-02-25
申请号：KR1019970036686
申请日：1997-07-31
Applicant: 삼성전자주식회사
IPC: G11C11/413
Abstract: 외부클럭에 위상동기된 내부클럭을 지연동기 회로에서 얻지 못한 경우에도 모드 레지스터 세트를 이용함이 없이 출력클럭을 생성하는 것이 가능한 클럭 발생회로가 개시된다. 동기형 반도체 메모리 장치에 적합한 상기 클럭 발생회로는, 상기 외부클럭을 제1클럭으로서 변환출력하는 클럭버퍼와, 상기 제1클럭을 수신하여 상기 외부클럭에 위상동기된 내부클럭을 출력시 위상일치 유무신호를 생성하는 지연동기회로와, 상기 지연동기 회로의 최종단에서 얻어진 위상일치 유무신호가 위상불일치를 가리키는 경우에 이에 응답하여 상기 제1클럭을 출력클럭으로서 스위칭 제공하는 스위칭부를 구비한다.
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Patent Agency Ranking
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公开(公告)号：KR100200927B1
公开(公告)日：1999-06-15
申请号：KR1019960045132
申请日：1996-10-10
Applicant: 삼성전자주식회사
Inventor： 남가표
IPC: G11C11/407 , G11C5/06
CPC classification number: H03K3/356113 , H03K3/0375
Abstract: 본 발명은 패드로 부터 입력되는 신호를 감지하여 특정모드로의 초기화를 위한 제어신호를 제공하기 위한 모드설정회로에 관한 것으로, 칩의 신뢰성을 높이기 위하여, 패드를 통해 입력되는 입력신호를 감지하여 미리 설정된 모드로 진입하기 위한 제어신호를 출력하는 모드설정회로를 상기 입력신호에 응답하여 그에 상응하는 상기 제어신호를 출력하는 드라이버부와; 상기 패드에 접속되며, 내부신호에 응답하여 상기 입력신호의 소정양을 방전시키기 위한 제1디스차아지 트랜지스터와; 상기 드라이버부에 접속되며, 제1레벨의 상기 입력신호에 응답하여 상기 입력신호를 방전시키기 위한 제2디스차아지 트랜지스터로 구성하였다.
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公开(公告)号：KR1019980026422A
公开(公告)日：1998-07-15
申请号：KR1019960044851
申请日：1996-10-09
Applicant: 삼성전자주식회사
Inventor： 남가표
IPC: G11C11/407
Abstract: 번인테스트 동작에서도 사용가능한 어레이 전원전압 발생기를 제공하기 위해, 비트라인과 워드라인의 교차지점에 매트릭스 형태로 배열된 다수개의 메모리 셀과, 상기 다수개의 메모리 셀을 선택하여 데이타를 억세스하기 위한 수단을 구비한 반도체 메모리 장치는, 출력전압을 두가지의 레벨로 설정하여 정상 모드에서는 낮은 레벨로써 상기 워드라인 및 상기 메모리 셀의 전압단을 제어하고 스트레스 모드에서는 높은 레벨로써 상기 워드라인의 레벨을 제어하는 어레이 전원전압 발생기를 구비한다.
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公开(公告)号：KR100137321B1
公开(公告)日：1998-04-29
申请号：KR1019940034352
申请日：1994-12-15
Applicant: 삼성전자주식회사
IPC: G11C5/14
Abstract: 1. 청구범위에 기재된 발명이 속한 기술분야.
다이내믹 랜덤 억세스 메모리 장치.
2. 발명이 해결하려고 하는 기술적 과제
입출력라인을 고유하는 메모리어레이블럭간을 효과적을 분리함.
3. 발명의 해결 방법의 요지.
다수의 메모리어레이블럭들을 구비하며, 메모리어레이블럭들이 입출력라인을 공유하는 다이내믹 랜덤 억세스 메모리장치에서 분리게이트어레이의 동작을 제어할 시, 메모리어레이블럭활성화신호의 입력을 분석하여 분리게이트어레이의 구동전원을 제어한다. 먼저 인접 메모리어레이블럭활성화신호 입력시 전원전압을 승압하여 인접 메모리어레이블럭의 분리게이트어레이로 공급하여 상기 인접 메모리어레이블럭들과 상기 입출력라인을 연결한다. 두번째로 자기 메모리어레이블럭활성화신호 입력시 분리전압을 접지레벨의 전압으로 스위칭시켜 인접 메모리어레이블럭의 분리게이트어레이로 공급되는 전압을 차단하여 인접 메모리어레이블럭들과 입출력라인을 분리한다. 세번째로 임의 메모리어레이블럭활성화신호 입력시 인접 메모리어레이블럭의 분리게이트어레이로 전원전압을 공급하여 인접 메모리어레이블럭들과 입출력라인을 대기상태로 만든다.
4. 발명의 중요한 용도
메모리어레이블럭들이 입출력라인을 공유하는 반도체 메모리장치에서 분리게이트들의 동작 전압을 선택된 시점에서 승압시켜 공급함으로서 전력소모를 감축하는 동시에 비트라인 상의 신호를 정확하게 감지증폭기로 전달할 수 있음.-
公开(公告)号：KR1019940000512B1
公开(公告)日：1994-01-21
申请号：KR1019910014270
申请日：1991-08-19
Applicant: 삼성전자주식회사
Inventor： 남가표
IPC: H01L27/10
Abstract: The memory array connects a pair of bit lines to face each other connected with the first or the second group of an amplifier circuit, and arranges in turn a pair of bit lines which is connected to the first group of an amplifier circuit and the second group of an amplifier circuit respectively. The array has advantages that the replacing effect of reduntant bit line caused by a defect of a bit line is doubled and the array can be applied to the conventional semiconductor memory device.
Abstract translation: 存储器阵列将一对位线连接到与放大器电路的第一组或第二组连接的另一对位线，并且依次排列连接到放大器电路的第一组和第二组的一对位线 的放大器电路。 该阵列的优点在于，由位线的缺陷引起的冗余位线的替换效应加倍，并且阵列可以应用于传统的半导体存储器件。
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