-
公开(公告)号：KR100526890B1
公开(公告)日：2005-11-09
申请号：KR1020040008600
申请日：2004-02-10
Applicant: 삼성전자주식회사
IPC: G11C11/22
CPC classification number: G11C11/22
Abstract: 본 발명은 강유전체 메모리 장치 및 그에 따른 제어방법에 관한 것으로, 본 발명에 따른 강유전체 메모리 장치는, 입력 데이터의 천이를 감지하여 데이터 천이 검출신호를 발생시키는 데이터 입력 버퍼회로와, 상기 데이터 천이 검출신호에 응답하여 메모리 셀에 연결된 플레이트 라인을 인에이블 시킨 후 일정시간 경과 후에 디세이블시키는 단일 펄스를 발생하여, 상기 플레이트 라인의 인에이블 구간에서는 인가되는 데이터 중 제1논리 데이터가 저장되도록 하고, 상기 플레이트 라인의 디세이블 구간에서는 상기 제1논리 데이터와 반대되는 제2논리 데이터가 저장되도록 하는 플레이트 펄스 발생기를 구비함을 특징으로 한다. 본 발명에 따르면, 안정된 라이트 동작이 가능해지며, 강유전체 메모리 장치의 제어를 단순화시킬 수 있게 된다.
-
公开(公告)号：KR1020050082033A
公开(公告)日：2005-08-22
申请号：KR1020040010375
申请日：2004-02-17
Applicant: 삼성전자주식회사
IPC: H01L21/66
CPC classification number: G01R31/2877 , G01R1/0483 , G01R31/286 , G01R31/2862 , G01R31/2879
Abstract: 본 발명은 강제 열 배출 방식의 BGA 패키지용 번인 테스트 장치에 관한 것으로서, BGA 패키지가 수용되며 볼 범프들을 측방으로 노출시키는 통풍로가 관통 형성된 테스트 소켓들과; 그 테스트 소켓들이 실장되어 있고 각각의 테스트 소켓의 통풍로로 공기를 불어주는 공기공급관이 설치되어 있는 번인 보드들과; 그 번인 보드들이 수납되어 외부환경과 격리되는 번인 챔버와; 공기를 가열하여 송풍하는 히팅부와; 그 히팅부로부터 공기를 공급받아 번인 챔버로 공기 공급을 안내하는 제 1공기공급덕트와; 히팅부로부터 공기를 공급받아 번인 보드의 공기공급관으로 공기 공급을 안내하는 제 2공기공급덕트; 및 번인 챔버로부터 공기 배출을 안내하는 배기덕트;를 포함하는 것을 특징으로 한다. 이에 따르면, 볼 범프 부분에 충분한 발열 공간이 확보되고 테스트 소켓을 관통하여 열 배출 경로가 제공된다. 그리고, 히팅부로부터 설정 온도로 가열된 공기를 편향판을 통하여 번인 챔버로 공급하는 것과는 별도로 테스트 소켓으로 고압으로 불어주게 된다. 이에 따라 솔더 볼 부분에서 열이 집중되지 않고 테스트 소켓 외부로 배출되어 설정온도 이상으로 상승되지 않아 볼 녹음이 방지되고 패키지 온도 제거가 용이하게 이루어질 수 있다.
-
公开(公告)号：KR1020040070963A
公开(公告)日：2004-08-11
申请号：KR1020030007209
申请日：2003-02-05
Applicant: 삼성전자주식회사
Inventor： 민병준
IPC: G11C7/10
Abstract: PURPOSE: An address buffer circuit for preventing the malfunctions in an asynchronous semiconductor memory device is provided to prevent the misoperation of the asynchronous semiconductor memory device. CONSTITUTION: An address buffer circuit for preventing the malfunctions in an asynchronous semiconductor memory device includes an inverting circuit(10), a delay circuit(20) and a detection circuit(30). The inverting circuit(10) is consisted of a plurality of logic gates for responding to the external address signal from the outside and the first chip control signal. The delay circuit(20) outputs the second chip control signals and the plurality of delayed address signals in response to the signals inputted from the inverting circuit(10). And, the detection circuit(30) is consisted of a plurality of logic gates for outputting the address shift detection signals in response to the second chip control signal inputted from the delay circuit(20) and the delayed address signals and the semiconductor devices.
Abstract translation: 目的：提供一种用于防止异步半导体存储器件中的故障的地址缓冲电路，以防止异步半导体存储器件的误操作。 构成：用于防止异步半导体存储器件中的故障的地址缓冲电路包括反相电路（10），延迟电路（20）和检测电路（30）。 反相电路（10）由用于响应来自外部的外部地址信号和第一芯片控制信号的多个逻辑门组成。 延迟电路（20）响应于从反相电路（10）输入的信号输出第二芯片控制信号和多个延迟地址信号。 并且，检测电路（30）由多个逻辑门构成，用于响应于从延迟电路（20）输入的第二芯片控制信号和延迟的地址信号和半导体器件输出地址移位检测信号。
-
公开(公告)号：KR1020040066553A
公开(公告)日：2004-07-27
申请号：KR1020030003648
申请日：2003-01-20
Applicant: 삼성전자주식회사
IPC: H01L21/66
CPC classification number: G01R31/287 , H01L2224/32145 , H01L2224/48091 , H01L2224/73265 , H01L2924/15311 , H01L2924/00014
Abstract: PURPOSE: An integrated monitoring burn-in test method for multi-chip package is provided to shorten an interval of a burn-in test and reduce a probability of error occurrence caused by an operator by converting an individual burn-in test into an integrated burn-in test. CONSTITUTION: A multi-chip package into which various kinds of semiconductor devices are integrated is loaded into a chamber of a burn-in apparatus capable of applying at least two scan control signals(P102). An integrated burn-in program capable of testing the multi-chip package is loaded into the burn-in apparatus(P104). A burn-in test is performed on the multi-chip package by using the integrated burn-in program(P114).
Abstract translation: 目的：提供多芯片封装的综合监控老化测试方法，缩短老化测试的间隔时间，并通过将单独的老化测试转换为一体式烧录，降低操作员造成的错误发生概率 在测试 构成：将各种半导体器件集成到其中的多芯片封装被加载到能够施加至少两个扫描控制信号的老化装置的腔室（P102）中。 能够测试多芯片封装的集成老化程序被加载到老化装置（P104）中。 通过使用集成的烧录程序（P114），在多芯片封装上进行老化测试。
-
公开(公告)号：KR100351052B1
公开(公告)日：2002-09-05
申请号：KR1020000016464
申请日：2000-03-30
Applicant: 삼성전자주식회사
IPC: H01L21/50
Abstract: 번인 공정에 있어서, 검사용 소켓을 반도체 패키지의 크기와 상관없이 공용으로 사용케 하는 반도체 패키지 가공용 로더에 관해 개시한다. 이를 위하여 본 발명은 반도체 패키지를 검사용 소켓에 정렬시키는 수단을 로더 내부에 형성함으로써 검사용 소켓에 사용된 어뎁터 기능을 대신한다. 따라서 검사용 소켓에서 어뎁터를 제거함으로써 검사용 소켓을 유니버셜 형태(universal type)로 만들 수 있다. 그러므로 검사용 소켓의 제작 비용을 줄이고, 관리에 소요되는 노력을 줄일 수 있다.
-
Patent Agency Ranking
公开(公告)号：KR1020010095435A
公开(公告)日：2001-11-07
申请号：KR1020000016464
申请日：2000-03-30
Applicant: 삼성전자주식회사
IPC: H01L21/50
CPC classification number: G01R31/2867 , G01R1/0408 , H01L2224/75 , H01L2224/81
Abstract: PURPOSE: A loader for processing a semiconductor package with a package guide and a method for using the same are provided to apply a test socket to semiconductor packages of different sizes by using a package guide. CONSTITUTION: A loader body(102) is moved by an external signal. A nozzle body(112) including a vacuum line is formed at a lower end of loader body(102). The nozzle body(112) performs a vertical movement by the external signal. A vacuum absorption head(114) is formed at a lower end of the nozzle body(112). The vacuum absorption head(114) is connected with the vacuum line in order to load or unload a semiconductor package(116). A socket cover push head(118) is used for pushing a socket cover of a test socket. A package guide(104,106,108,110) is formed at the inside of the socket cover push head and the outside of the nozzle body(102) and the vacuum absorption head(114). The package guide(104,106,108,110) is opened or shut according to a loading state or a unloading state of the semiconductor package(116).
Abstract translation: 目的：提供一种用于处理具有封装引导件的半导体封装的加载器及其使用方法，以通过使用封装引导件将测试插座施加到不同尺寸的半导体封装。 构成：装载机主体（102）由外部信号移动。 在装载机主体（102）的下端形成包括真空管线的喷嘴体（112）。 喷嘴体（112）通过外部信号进行垂直移动。 在喷嘴体（112）的下端形成真空吸收头（114）。 真空吸收头（114）与真空管线连接，以便加载或卸载半导体封装（116）。 插座盖推头（118）用于推动测试插座的插座盖。 包装引导件（104,106,108,110）形成在插座盖推动头的内部和喷嘴体（102）和真空吸收头（114）的外部。 封装引导件（104,106,108,110）根据半导体封装（116）的装载状态或卸载状态而被打开或关闭。
-
公开(公告)号：KR100236302B1
公开(公告)日：1999-12-15
申请号：KR1019960069101
申请日：1996-12-20
Applicant: 삼성전자주식회사
IPC: H01L23/12
Abstract: 본 발명은, 반도체 칩 패키지 검사용 소켓에 관한 것으로, 소켓에 삽입된 반도체 칩 패키지의 리드와 전기적 접속되는 소켓 리드의 리드 접속부가 소켓에 삽입된 반도체 칩 패키지의 리드를 중심으로 상부와 하부에 각기 적어도 1개 이상 형성되어 있으며, 그 리드 접속부가 탄성부의 복원력에 의해 리드의 상부면과 하부면을 동시에 찍어 접속함으로써, 리드와 소켓 리드 사이의 접속 신뢰성이 향상되는 장점이 있다.
그리고, 소켓 리드 1개당 여러 개의 리드 접속부를 갖기 때문에 어느 하나의 리드 접속부가 망실되더라도 소켓의 사용이 가능하기 때문에 소켓의 수명이 연장되는 장점이 있다.-
-
-
公开(公告)号：KR1020170042120A
公开(公告)日：2017-04-18
申请号：KR1020150141642
申请日：2015-10-08
Applicant: 삼성전자주식회사
CPC classification number: G01R31/2601 , G01R31/2875 , G01R31/2893 , G01R31/31718
Abstract: 본발명의일 실시예에의한반도체테스트장치는미테스트반도체칩, 2차불량반도체칩, 및양품반도체칩이적재될수 있는커스터머트레이가수납된트레이수납부, 상기트레이수납부로부터공급된상기미테스트반도체칩을로딩세트플레이트에위치시키고, 상기미테스트반도체칩을테스트트레이에로딩시키는로딩부, 상기테스트트레이가투입및 반출되며, 상기테스트트레이에적재된반도체칩들을테스트하는테스트부, 상기테스트부로부터반출된상기테스트트레이에적재된반도체칩들을언로딩하며, 테스트된반도체칩들을 1차불량반도체칩, 상기 2차불량반도체칩, 및상기양품반도체칩으로분류하여언로딩세트플레이트에위치시키는언로딩부, 및상기 2차불량반도체칩, 및상기양품반도체칩을상기트레이수납부로이송시키고, 상기 1차불량반도체칩을상기로딩세트플레이트로이송시키는리테스트제어부를포함하며, 상기 1차불량반도체칩은상기테스트부에서리테스트되는것을특징으로한다.
Abstract translation: 根据本发明的实施方式的半导体检查装置中的非测试半导体芯片，所述第二坏的半导体芯片，和一个无缺陷的半导体芯片是keoseuteomeo收容托盘是托盘的数量在堆叠，其中所述非测试从托盘的隔室供给 半导体芯片被定位在装载板组，所述非测试和装载单元装载到测试托盘上，所述半导体芯片，其中，所述测试盘放入和取出，测试单元，用于测试堆叠在测试托盘上的半导体芯片的测试单元， 堆叠在从取出的测试盘和所述测试半导体芯片主坏的半导体芯片，所述第二半导体坏芯片，以及将所述无负载组分为无缺陷的半导体芯片板的卸载半导体芯片的卸载 并且第二有缺陷的半导体芯片和良好的半导体芯片被转移到托盘接收部分，并且第一有缺陷的半导体芯片被转移到装载组保持器 包括木马宋力测试控制器到主坏的半导体芯片，其特征在于由所述测试单元的重新测试。
-
-
-
-
-
-
-
-
-
Search Results
73
records
(took 0.025 seconds)
