公开(公告)号：KR1020100105088A

公开(公告)日：2010-09-29

申请号：KR1020090023925

申请日：2009-03-20

Applicant: 삼성전자주식회사

Inventor： 박재균 ,  홍형선 ,  이종섭 ,  김용일 ,  이윤성 ,  강남정 ,  송재훈 ,  김길섭

IPC: H01L27/108 ,  H01L21/8242

CPC classification number: H01L27/0207 ,  H01L27/10855

Abstract: PURPOSE: The semiconductor memory device reduces the misalign generation between the contact. The resistivity fault between the contact, and the short failure and the not-open fault are prevented. CONSTITUTION: A word line having the first effective pitch(P1) is located on surface unit active areas. The bit line having the first effective pitch is located on surface word lines. The first pad contact(210) is arranged between word lines. The direct contact(212) each other electrically connects first pad contacts and bit line. The second pad contact(214) is arranged between word lines and bit lines.

Abstract translation: 目的：半导体存储器件减少了触点之间的错位产生。 阻止接触之间的电阻率故障，短路故障和非开路故障。 构成：具有第一有效间距（P1）的字线位于表面单元有效区域上。 具有第一有效间距的位线位于表面字线上。 第一焊盘触点（210）布置在字线之间。 直接接触（212）彼此电连接第一焊盘触点和位线。 第二焊盘触点（214）布置在字线和位线之间。

公开(公告)号：KR100190042B1

公开(公告)日：1999-06-01

申请号：KR1019960018521

申请日：1996-05-29

Applicant: 삼성전자주식회사

Inventor： 박재균 ,  최영준

IPC: H01L21/304

Abstract: 본 발명은 반도체 기판 세정 용액에 관한 것이다. 하기식 (Ⅰ)로 표시되는 불화암모늄, 불산 및 탈이온수를 포함하는 세정 용액을 이용하면, 현상 공정 후에 웨이퍼 표면에 남아 있는 유기 물질을 효과적으로 제거할 수 있다.
RNH
3 F (Ⅰ)
여기에서, R은 C
2 ∼C
18 탄화수소임.

公开(公告)号：KR1019980012157A

公开(公告)日：1998-04-30

申请号：KR1019960031150

申请日：1996-07-29

Applicant: 삼성전자주식회사

Inventor： 박재균 ,  이정우

IPC: H01L21/60

公开(公告)号：KR1020090087645A

公开(公告)日：2009-08-18

申请号：KR1020080013010

申请日：2008-02-13

Applicant: 삼성전자주식회사

Inventor： 김길섭 ,  김용일 ,  이종섭 ,  박재균 ,  이윤성 ,  강남정

IPC: H01L21/336

CPC classification number: H01L21/28061 ,  H01L29/1037 ,  H01L29/4236 ,  H01L29/4941 ,  H01L29/66621

Abstract: A method of manufacturing semiconductor device having recess channel array transistor is provided to increase the process margin in the semiconductor device fabrication by omitting a planarization process for recess. The device isolation film(104) is formed on the semiconductor substrate(100) to define the active area(102). In the active area, the first recess(120A) and a plurality of recesses including the second recess is formed. The device isolation film is removed to reduce the depth of the second recess. The gate insulating layer(140) is formed on the inner wall of the first recess. The gate(150A) is formed on the gate insulating layer. The mask pattern(160) is formed on the conductive layer for gate formation. The insulating spacer(170) is formed on the side wall of the mask pattern and gate.

Abstract translation: 提供一种制造具有凹槽通道阵列晶体管的半导体器件的方法，以通过省略凹槽的平坦化处理来增加半导体器件制造中的工艺裕度。 器件隔离膜（104）形成在半导体衬底（100）上以限定有源区（102）。 在有源区域中，形成第一凹部（120A）和包括第二凹部的多个凹部。 去除器件隔离膜以减小第二凹槽的深度。 栅极绝缘层（140）形成在第一凹部的内壁上。 栅极（150A）形成在栅极绝缘层上。 掩模图案（160）形成在用于栅极形成的导电层上。 绝缘间隔物（170）形成在掩模图案和栅极的侧壁上。

公开(公告)号：KR100585071B1

公开(公告)日：2006-06-01

申请号：KR1019990039084

申请日：1999-09-13

Applicant: 삼성전자주식회사

Inventor： 박재균

IPC: H01L21/027

Abstract: 본 발명의 포토레지스트막 도포 방법은, 반도체 웨이퍼상에 포토레지스트를 분사하는 단계와, 그 반도체 웨이퍼를 상대적으로 낮은 회전 속도와 낮은 가속도로 회전시켜서 분사된 포토레지스트를 경화시키는 단계, 및 경화된 포토레지스트가 형성된 반도체 웨이퍼를 높은 회전 속도와 높은 가속도로 회전시켜서 소망하는 두께 및 균일성을 갖는 포토레지스트막을 형성하는 단계를 포함한다.

公开(公告)号：KR1020010037049A

公开(公告)日：2001-05-07

申请号：KR1019990044339

申请日：1999-10-13

Applicant: 삼성전자주식회사

Inventor： 박재균 ,  이대엽

IPC: H01L21/027

Abstract: PURPOSE: A lithography is provided to obtain a resist layer with high endurance against etching and reduced thickness by increasing etching selectivity through silylation. CONSTITUTION: A base layer(102) to be etched is formed on a wafer, and a dehydration bake is performed at 200 to 250 deg.C to increase adhering strength of a resist layer. A resist layer is applied on the base layer(102) under thickness of 0.5 microns. A soft-bake is performed. A mask is used to expose a portion of the resist layer to an i-line or DUV light source. The exposed resist layer is patterned to form a resist pattern. A silylator(105) is diffused to perform a silylation to the surface of the resist pattern. A resist pattern(104b) is used as a mask to etch the base layer(102) through a wet or dry etching. The resist pattern is removed through an etching or organic stripping.

Abstract translation: 目的：提供光刻以通过提高通过甲硅烷基化的蚀刻选择性来获得耐腐蚀耐腐蚀性和降低厚度的抗蚀剂层。 构成：在晶片上形成待蚀刻的基底层（102），在200〜250℃进行脱水烘烤，以提高抗蚀剂层的粘附强度。 将抗蚀剂层施加在厚度为0.5微米的基底层（102）上。 进行软烘烤。 使用掩模将抗蚀剂层的一部分暴露于i线或DUV光源。 将曝光的抗蚀剂层图案化以形成抗蚀剂图案。 甲硅烷化剂（105）被扩散以对抗蚀剂图案的表面进行甲硅烷基化。 抗蚀剂图案（104b）用作掩模以通过湿法或干蚀刻蚀刻基底层（102）。 通过蚀刻或有机剥离去除抗蚀剂图案。

公开(公告)号：KR1020010027380A

公开(公告)日：2001-04-06

申请号：KR1019990039084

申请日：1999-09-13

Applicant: 삼성전자주식회사

Inventor： 박재균

IPC: H01L21/027

Abstract: PURPOSE: A method for applying a photoresist layer using spin coating is provided to form a photoresist layer of a desired thick thickness while using photoresist having low viscosity, by using a spin coating method. CONSTITUTION: Photoresist is sprayed on a semiconductor wafer(100). The photoresist sprayed on the semiconductor wafer which is revolved at a low revolving rate and a low acceleration rate, is hardened. The semiconductor substrate having the hardened photoresist is revolved at a high revolving rate and a high acceleration rate to form a photoresist layer(500) having desired thickness and uniformity.

Abstract translation: 目的：提供使用旋涂法施加光致抗蚀剂层的方法，通过使用旋涂法，使用具有低粘度的光致抗蚀剂，形成期望厚度的光致抗蚀剂层。 构成：将光致抗蚀剂喷涂在半导体晶片（100）上。 喷射在以低转速和低加速度旋转的半导体晶片上的光致抗蚀剂被硬化。 具有硬化的光致抗蚀剂的半导体衬底以高转速和高加速度旋转，以形成具有所需厚度和均匀性的光致抗蚀剂层（500）。

公开(公告)号：KR1019990012284A

公开(公告)日：1999-02-25

申请号：KR1019970035625

申请日：1997-07-28

Applicant: 삼성전자주식회사

Inventor： 박재균 ,  이정우

IPC: H01L21/31

Abstract: 층간절연막으로 폴리이미드를 사용하여 패턴을 형성할 때 패턴의 가장자리에 발생하는 턱을 제거함으로써 후속하는 금속층 형성시에 상기 턱의 단차로 인해 금속층이 코팅되지 않는 현상을 제거하는 방법을 제공한다. 본 발명은, 폴리이미드로 이루어지며 내부에 홀을 구비하는 층간절연막을 기판 상에 형성하되, 상기 홀의 입구 가장자리에 포토리소그라피 공정에서의 현상액의 내부 침투로 인한 돌출부가 형성되는 단계를 포함한다. 상기 결과물 구조의 상부에 포토레지스트층을 소정의 두께로 코우팅한다. 다음, 상기 돌출부가 제거되어 상기 층간절연막이 평탄화될 때까지 O
2 플라즈마를 이용한 포토레지스트 에치백 공정을 수행함으로써 평탄한 폴리이미드 층간절연막을 제조한다. 이때 상기 포토레지스트층을 상기 돌출부의 높이보다 낮게 도포한다.

公开(公告)号：KR1019980015766A

公开(公告)日：1998-05-25

申请号：KR1019960035204

申请日：1996-08-23

Applicant: 삼성전자주식회사

Inventor： 박재균

IPC: H01L21/304

Abstract: 반도체 장치 제조용 베이크 오븐이 개시되었다. 본 발명은 반도체 웨이퍼가 수평 방향으로 놓이도록 지지하는 지지부와, 상기 웨이퍼를 베이크하기 위하여 상기 지지부에 배치된 가열 수단, 및 상기 웨이퍼가 밀폐된 공간 내에 놓이도록 상기 지지부를 덮는 두껑을 구비한 반도체 장치 제조용 베이크 오븐에 있어서, 상기 지지부에 배치된 가열 수단과 서로 엇갈리도록 상기 두껑에 배치된 가열 수단을 더 구비하는 것을 특징으로 하는 반도체 장치 제조용 베이크 오븐을 제공한다. 본 발명에 의하면 보다 균일한 온도로 반도체 웨이퍼를 베이크 할 수 있다. 따라서 미세 패턴의 퍼들링 현상이나 용제의 휘발 등에 의해 국부적으로 패턴의 폭이 감축되는 것을 방지함으로써 균일한 미세 패턴의 폭을 얻을 수 있다. 뿐만 아니라 베이킹 시간을 단축시킬 수 있다.